JPH0644704B2 - ヒステリシス付差動コンパレ−タ回路 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、ディジタル磁気再生装置に好適なヒステリシ
ス付差動コンパレータ回路に関する。

［従来の技術］ 磁気テープを使用してディジタル信号を記録再生する装
置における従来の再生装置は第７図に示す如く構成され
ている。第７図において磁気記録媒体１に接している再
生ヘッド２は記録媒体１に２値形式で記録されているデ
ィジタル信号を再生する。この再生ヘッド２の出力段に
は前置増幅器３、レベル調整用の減衰器４、増幅器５、
不要な高域成分を除去するためのローパスフィルタ６、
再生信号のピーク検出のための微分回路７、波形整形の
ためのヒステリシス付差動コンパレータ回路８、及びデ
ータ出力用のＤタイプフリップフロップ９が順次に設け
られ、更にＤフリップフロップ９のクロック信号を得る
ために微分回路７とクロック入力端子Ｃとの間にゼロク
ロス検出回路１０と両方向モノマルチバイブレータ１１
とが設けられている。

微分回路７は、ヘッド２から得られる磁気再生信号のピ
ークに対応してゼロクロスが生じるように再生信号を微
分するためのものであり、コンデンサ１２及び抵抗１３
から成る時定数回路、増幅回路１４、及びオフセット電
圧除去用可変抵抗１５を含んでいる。なお、後段に差動
コンパレータ回路８を有するために、微分回路７は、互
いに逆相関係の一対の出力を第１及び第２の伝送ライン
１６、１７に送出するように構成されている。第１の伝
送ライン１６の第１の信号と第２の伝送ライン１７の第
２の信号は実質的に同一の振幅を有し、且つ１８０度の
位相差を有する。可変抵抗１５は第１の信号と第２の信
号との和がゼロ即ちオフセット電圧がゼロになるように
調整される。

ヒステリシス付差動コンパレータ回路８は、演算増幅器
から成る電圧コンパレータ１８と、この非反転入力端子
と第１の伝送ライン１６との間に接続された第１の入力
抵抗１９と、反転入力端子と第２の伝送ライン１７との
間に接続された第２の入力抵抗２０と、帰還抵抗２１
と、出力端子とＶccで示す電源端子との間に接続された
抵抗２２と、反転入力端子とグランド（ゼロボルト）と
の間に接続された抵抗２３と、反転入力端子とＶcc電源
端子との間に接続された抵抗２４とから成る。

ゼロクロス検出回路１０は電圧コンパレータ２５と、こ
の非反転入力端子と第１の伝送ライン１６との間に接続
された一方の入力抵抗２６と、反転入力端子と第２の伝
送ライン１７との間に接続された他方の入力抵抗２７
と、出力端子とＶcc電源端子との間に接続された抵抗２
８とから成る。

第８図は第７図の各部の電圧波形を示す。第８図（Ａ）
に示す第１及び第２の伝送ライン１６、１７の第１及び
第２の信号Ａ1 、Ａ2 はコンパレータ１８でこのまま比
較されず、第８図（Ｂ）に示す波形で比較される。即ち
非反転入力端子には入力信号Ｂ１が入力し、反転入力端
子には入力信号Ｂ２が入力し、ヒステリシスを有するよ
うに比較され、第８図（Ｃ）に示す比較出力が得られ
る。なお、ヒステリシスは、コンパレータ１８の出力を
抵抗２１で非反転入力端子に帰還することによって生じ
ている。

ゼロクロス検出回路１０においては、時間軸情報を正確
に得るために第８図（Ａ）に示す第１及び第２の信号Ａ
1 、Ａ2 がこのまま比較され、第８図（Ａ）に示す如
く、両者の交差時点（ゼロクロス）で状態が変化する矩
形波出力が得られる。

両方向モノマルチバイブレータ１１は第８図（Ｄ）のパ
ルスの前縁と後縁との両方に応答して第８図（Ｅ）に示
す時間幅Ｔの負パルスを発生する。Ｄフリップフロップ
９は第８図（Ｅ）のパルスの低レベルから高レベルへの
転換時点即ち正パルスの前縁をクロック信号として第８
図（Ｃ）のデータを読み込み、Ｑ出力端子から第８図
（Ｆ）のリードデータを出力する。これにより、ゼロク
ロス時点と一定の時間関係を有する時点でリードデータ
をＤフリップフロップ９に読み込み、これを出力するこ
とができる。

上述の如く差動コンパレータ回路８がヒステリシスを有
すると、差動コンパレータはヒステリシス値の範囲内の
ノイズに応答しないため、データの正確な検出が可能に
なる。

［発明が解決しようとする問題点］ しかし、第８図の従来回路には次の問題点がある。

(1) 微分回路７と差動コンパレータ回路８とがＤＣ結
合されているので、微分回路７におけるＤＣオフセット
電圧が差動コンパレータ回路８のヒステリシスに影響す
る。従って、微分回路７のオフセット電圧を可変抵抗１
５によってゼロに調整しなければならず、再生回路の調
整が面倒であった。

(2) ヒステリシスの値を変化させる場合には抵抗１
９、２０の値を連動させて変化させなければならず、ヒ
ステリシス値の調整が面倒であった。

そこで、本発明の目的は前段の回路のオフセット電圧の
影響を受けないようにＡＣ結合が可能であり、且つヒス
テリシスの調整が容易である差動コンパレータ回路を提
供することにある。

［問題点を解決するための手段］ 上記問題点を解決し、上記目的を達成するための本発明
は、第１の信号と、前記第１の信号と実質的に同一の振
幅を有し且つ前記第１の信号と実質的に１８０度の位相
差を有する第２の信号とをヒステリシスを有して比較す
る回路であって、非反転入力端子が前記第１の信号の伝
送ラインに結合され、反転入力端子が前記第２の信号の
伝送ラインに結合された第１のコンパレータと、非反転
入力端子が前記第２の信号の伝送ラインに結合され、反
転入力端子が前記第１の信号の伝送ラインに結合された
第２のコンパレータと、前記第１のコンパレータの非反
転入力端子に第１のバイアス電圧を与える第１のバイア
ス電圧付与手段と、前記第１のコンパレータの反転入力
端子に前記第１のバイアス電圧と異なる第２のバイアス
電圧を与える第２のバイアス電圧付与手段と、前記第２
のコンパレータの非反転入力端子に前記第１のバイアス
電圧と実質的に同一のバイアス電圧を付与する第３のバ
イアス電圧付与手段と、前記第２のコンパレータの反転
入力端子に前記第２のバイアス電圧と実質的に同一のバ
イアス電圧を付与する第４のバイアス電圧付与手段と、
前記第１のコンパレータの第１の出力状態から第２の出
力状態への転換に応答してセットされ、前記第２のコン
パレータの第１の出力状態から第２の出力状態への転換
に応答してリセットされるフリップフロップ回路とから
成るヒステリシス付差動コンパレータ回路に係わるもの
である。

［作 用］ 上記発明の第１のコンパレータの非反転入力端子と反転
入力端子とに、互いに値の異なる第１及び第２バイアス
電圧Ｖ1 、Ｖ2 が与えられると、これ等のバイアス電圧
Ｖ1 、Ｖ2 の中間値（Ｖ1 −Ｖ2 ）／２を中心にして２
つの入力信号が対称になり、、２つの入力信号の交差点
が中間値上に生じる。この結果、第１及び第２のバイア
ス電圧Ｖ1 、Ｖ2 でバイアスされた正相と逆相のノイズ
成分はその振幅が（Ｖ1 −Ｖ2 ）／２以上にならない限
り、互いに交差しない。従って、ヒステリシス又はしき
い値を有した比較動作になり、ノイズ除去が達成され
る。

［実施例］ 次に、第１図〜第５図を参照して本発明の実施例に係わ
るディジタル磁気テープ装置の再生回路について述べ
る。但し、第１図において符号１〜６、９、１２、１
３、１４、１６、１７で示すものは、第８図で同一符号
で示すものと実質的に同一であるので、その説明を省略
する。

第１及び第２の伝送ライン１６、１７に結合されている
ヒステリシスを有する差動コンパレータ回路８ａは、オ
ープンコレクタ出力タイプの演算増幅器から成る第１及
び第２のコンパレータ３１、３２を含む。第１のコンパ
レータ３１の非反転入力端子３３は第１の結合コンデン
サＣ1 を介して第１の伝送ライン１６にＡＣ結合され、
反転入力端子３４は第２の結合コンデンサＣ2 を介して
第２の伝送ライン１７にＡＣ結合されている。一方、第
２のコンパレータ３２の非反転入力端子３５は第３の結
合コンデンサＣ3 を介して第２の伝送ライン１７にＡＣ
結合され、反転入力端子３６は第４の結合コンデンサＣ
4 を介して第１の伝送ライン１６にＡＣ結合されてい
る。第１のコンパレータ３１の非反転入力端子３３は第
１のバイアス用抵抗Ｒ1 及びポテンショメータ３７を介
して第１の電圧源端子３８に接続され、反転入力端子３
４は第２のバイアス用抵抗Ｒ2 を介して第２の電圧源端
子３９に接続され、第２のコンパレータ３２の反転入力
端子３５は第３のバイアス用抵抗Ｒ3 を介してポテンシ
ョメータ３７に接続され、反転入力端子３６は第４のバ
アイス用抵抗Ｒ4 を介して第２の電圧源端子３９に接続
されている。この実施例では、第１の電圧源端子３８は
１２ボルトの直流電源（図示せず）に接続され、第２の
電圧源端子３９は６ボルトの直流電源（図示せず）に接
続されている。なお、各バイアス電圧は結合コンデンサ
Ｃ1 〜Ｃ4 によって相互に分離されている。

第１のコンパレータ３１の出力端子はセットリセット型
フリップフロップ４０のセット端子４１に接続され、第
２のコンパレータ３２の出力端子は上記フリップフロッ
プ４０のリセット端子４２に接続されている。なお、第
１及び第２のコンパレータ３１、３２の出力端子は第５
及び第６の抵抗Ｒ5 、Ｒ6 を介して電源端子Ｖccにも接
続されている。

フリップフロップ４０は２つのＮＡＮＤゲート４３、４
４から成る公知の回路であり、Ｑで示す正の出力端子４
５を有し、この出力端子４５からヒステリシス付比較出
力を送出する。出力端子４５は第７図の場合と同様にＤ
フリップフロップ９のデータ入力端子Ｄに接続されてい
る。

第１及び第２の伝送路１６、１７には第７図のゼロクロ
ス検出回路１０と同様な機能を有するゼロクロス検出回
路１０ａが接続され、この出力段にモノマルチバイブレ
ータ回路１１ａが設けられ、この出力端子がＤフリップ
フロップ９のクロック端子Ｃに接続されている。

第２図は第１図のゼロクロス検出回路１０ａとモノマル
チバイブレータ回路１１ａとを詳しく示す。ゼロクロス
検出回路１０ａは、一対のコンパレータ４６、４７と、
フリップフロップを構成する一対のＯＲタイプのＮＡＮ
Ｄゲート４８、４９と、一対のＡＮＤタイプのＮＡＮＤ
ゲート５０、５１とを有する。第１及び第２のコンパレ
ータ４６、４７の一対の入力端子は結合コンデンサ５
２、５３を介して第１及び第２の伝送ライン１６、１７
にそれぞれＡＣ結合されていると共に、抵抗５４、５５
を介して直流バイアス電源端子５６に接続されている。
一方のコンパレータ４６の出力端子はＮＡＮＤゲート４
８の一方の入力端子に接続され、他方のコンパレータ４
７の出力端子はＮＡＮＤゲート４９の一方の入力端子に
接続されている。一方のＮＡＮＤゲート４８の出力端子
はフリップフロップを構成するために他方のＮＡＮＤゲ
ート４９の入力端子に接続されていると共に、抵抗５７
とコンデンサ５８とから成る遅延回路を介して次段のＮ
ＡＮＤゲート５０の一方の入力端子に接続され、更にＮ
ＡＮＤゲート５１の一方の入力端子に直接に接続されて
いる。もう一方のＮＡＮＤゲート４９の出力端子はフリ
ップフロップを構成するためにＮＡＮＤゲート４８の入
力端子に接続されていると共に、抵抗５９とコンデンサ
６０とから成る遅延回路を介して次段のＮＡＮＤゲート
５１の入力端子に接続され、更にもう一方のＮＡＮＤゲ
ート５０の入力端子に直接に接続されている。２つのＮ
ＡＮＤゲート５０、５１の出力はモノマルチバイブレー
タ回路１１ａに接続されている。

［動 作］ 今、説明の都合上、第１図の微分回路７ａの出力段の第
１の伝送ライン１６に、ディジタル信号に対応して第３
図（Ａ）に示す第１の信号Ａ1 が得られ、第２の伝送ラ
イン１７に第１の信号Ａ1 と同一の振幅を有するが位相
が１８０度異なる第２の信号Ａ2 が得られているとすれ
ば、各信号Ａ1 、Ａ2 の交流成分が各結合コンデンサＣ
1 、Ｃ2 、Ｃ3 、Ｃ4 を介して第１及び第２のコンパレ
ータ３１、３２の各入力端子３３〜３６に入力する。こ
こで、第１の信号Ａ1 が第１のコンパレータ３１に対し
ては非反転入力端子３３に入力し、第２のコンパレータ
３２に対しては反転入力端子３４に入力していることは
ヒステリシス特性を得るために重要なことである。

第１〜第４の結合コンデンサＣ1 〜Ｃ4 を通過した第１
及び第２の信号は第１〜第４のバイアス用抵抗Ｒ1 〜Ｒ
4 を介して与えられる直流バイアス電圧を伴なって第１
及び第２のコンパレータ３１、３２の各入力となる。第
１のコンパレータ３１の非反転入力端子３３には第１の
電圧源端子３８からポテンショメータ３７を介して第３
図（Ｂ）に示す第１のバイアス電圧Ｖ1 が与えられ、反
転入力端子３４には第２の電圧源端子３９から第３図
（Ｂ）に示す第１のバイアス電圧Ｖよりも少し低い第２
のバイアス電圧Ｖ2 が与えられる。この結果、第３図
（Ａ）の第１の信号Ａ1 は第１のバイアス電圧Ｖ1 でバ
イアスされて第３図（Ｂ）の第１の入力信号Ｂ1 とな
り、第１のコンパレータ３１の非反転入力端子３３に入
力し、第２の信号Ａ2 は第２のバイアス電圧Ｖ2 でバイ
アスされて第３図（Ｂ）の第２の入力信号Ｂ2 となり、
反転入力端子３４に入力する。この結果、第１の入力信
号Ｂ1 と第２の入力信号Ｂ2 との交差点は第１のバイア
ス電圧Ｖ1 と第２のバイアス電圧Ｖ2 との間の領域内の
中間の電圧Ｖ0 で生じる。第１のコンパレータ３１は、
第３図（Ｃ）に示す如く第１の入力信号Ｂ1 が第２の入
力信号Ｂ2 よりも高い時に高レベル出力を発生し、逆に
低い時に低レベル出力を発生する。

第３図（Ａ）に示す第１及び第２の信号Ａ1 、Ａ2 の代
りにノイズが入力したとしても、このノイズも結合コン
デンサＣ1 、Ｃ2 を通った後に第１及び第２のバイアス
電圧Ｖ1 、Ｖ2 でバイアスされるので、ノイズのレベル
が（Ｖ1 −Ｖ2 ）／２よりも低ければ、第１のバイアス
電圧Ｖ1 でバイアスされたノイズと第２のバイアス電圧
Ｖ2 でバイアスされた逆相ノイズとが交差しない。この
結果、コンパレータ３１はノイズに応答しない。今、ノ
イズのみが単独で入力する場合について述べたが、ノイ
ズが第１及び第２の信号Ａ1 、Ａ2 に重畳されている場
合にもノイズ除去の効果が同様に生じる。従って、第１
のコンパレータ３１は（Ｖ1 −Ｖ2 ）／２のヒステリシ
ス電圧Ｖh を有するコンパレータと同様に機能する。

第２のコンパレータ３２の非反転入力端子３５には第２
の信号Ａ2 が第１のバイアス電圧Ｖ1 でバイアスされた
ものである第３図（Ｂ）の第３の入力信号Ｂ3 が入力
し、反転入力端子３６には第１の信号Ａ1 が第２のバイ
アス電圧Ｖ2 でバイアスされたものである第４の入力信
号Ｂ4 が入力する。この結果、第１のバイアス電圧Ｖ1
と第２のバイアス電圧Ｖ2 との中間電圧Ｖ0 で第３及び
第４の入力信号Ｂ3 、Ｂ4 の交差が生じ、第３図（Ｄ）
に示す電圧比較出力が得られる。この第２のコンパレー
タ３２においても第１のコンパレータ３２と同様に（Ｖ
1 −Ｖ2 ）／２のヒステリシス電圧が得られ、このヒス
テリシス電圧よりも低いノイズには応答しない。

第２図に示すゼロクロス検出回路１０ａの一対のゼロク
ロスコンパレータ４６、４７は正確に時間軸情報を得る
ために、ヒステリシスを有さないで第４図（Ａ）に示す
第１及び第２の信号Ａ1 、Ａ2 を比較する。一対のゼロ
クロスコンパレータ４６、４７による電圧比較、及び一
対のＮＡＮＤゲート４８、４９から成るフリップフロッ
プの動作はヒステリシスを有さない点を除いて第１図の
第１及び第２のコンパレータ３１、３２及びフリップフ
ロップ４０と同一である。抵抗５７とコンデンサ５８と
から成る遅延回路とＮＡＮＤゲート５０は第４図（Ｂ）
の幅の狭い負パルスを形成する。抵抗５９とコンデンサ
６０とから成る遅延回路とＮＡＮＤゲート５１も同様に
第４図（Ｃ）の幅の狭い負パルスを形成する。モノマル
チバイブレータ回路１１ａは第４図（Ｂ）（Ｃ）の高レ
ベルから低レベルへの転換に同期してトリガされ、第４
図（Ｄ）に示す負パルスを発生する。この負パルスの幅
はゼロクロス相互間隔（ビット幅）よりも僅かに短かく
設定されている。第４図（Ｄ）のパルスは第１図のＤフ
リップフロップ９のクロック端子Ｃにクロックパルスと
して入力し、この低レベルから高レベルへの立上りに同
期して第３図（Ｅ）に示すデータ入力端子Ｄのデータが
読み込まれる。

本実施例は次の利点を有する。

(1) 第１及び第２のコンパレータ３１、３２に結合コ
ンデンサＣ1 、Ｃ2 、Ｃ3 、Ｃ4 を介して第１及び第２
の信号Ａ1 、Ａ2 を入力させるので、第１及び第２の信
号Ａ1 、Ａ2 の直流成分即ち前段の微分回路７ａのオフ
セット電圧の影響を受けなくなる。この結果、微分回路
７ａにおいてオフセット電圧をゼロに調整することが不
要になり、回路調整が容易になる。

(1) ヒステリシス値は第１及び第２のバイアス電圧Ｖ1
、Ｖ2 の差で決定されるので、所望のヒステリシス値
を容易に設定することができる。

(3) ゼロクロス検出回路１０ａもＡＣ結合した２つの
コンパレータ４６、４７を含んだ構成となっているの
で、オフセット電圧の影響のないゼロクロス検出が可能
である。

［変形例］ 本発明は上述の実施例に限定されるものでなく、例えば
次の変形が可能なものである。

(1) 第５図に示す如く第２のバイアス電圧源端子３９
と第２及び第４のバイアス用抵抗Ｒ2 、Ｒ4 の間にポテ
ンショメータ３９ａを接続し、第２のバイアス電圧Ｖ2
を調整するようにしてもよい。また、第１及び第２のバ
イアス電圧Ｖ1 、Ｖ2 の両方を調整可能にしてもよい。

(2) 第６図に示す如く第１及び第２のコンパレータ３
１、３２とフリップフロップ４０との間にトリガ回路６
１、６２を接続し、トリガパルスを形成してフリップフ
ロップ４０にセットパルスとリセットパルスを与えるよ
うに構成してもよい。

(3) 第１図に示す如く第１及び第３のバイアス用抵抗
Ｒ1 、Ｒ3 の一端を共通に接続し、且つ第２及び第４の
バイアス用抵抗Ｒ2 、Ｒ4 の一端も共通に接続すること
が回路構成を単純化する上で都合が良いが、必要に応じ
て第１〜第４のバイアス用抵抗Ｒ1 〜Ｒ4 に独立の電圧
源を接続してもよい。また、第１及び第２のバイアス電
圧を共通の分圧回路における２つの分圧点から得るよう
にしてもよい。

(4) 再生信号からリードデータを得る場合に限ること
なく、これに類似した種々の信号検出に適用可能であ
る。

［発明の効果］ 上述から明らかな如く本発明によれば、差動コンパレー
タ回路において所望ヒステリシス値を容易に得ることが
できる。

【図面の簡単な説明】

第１図は本発明の実施例に係わる磁気再生回路を示す回
路図、 第２図は第１図のゼロクロス検出回路１０ａを詳しく示
す回路図、 第３図は第１図の各部の電圧波形図、 第４図は第２図の各部の電圧波形図、 第５図は変形例の第２のバイアス電圧を与える回路を示
す回路図、 第６図は変形例の差動コンパレータの一部を示す回路
図、 第７図は従来の磁気再生回路を示す回路図、 第８図は第７図の各部の電圧波形図である。 ７ａ……微分回路、８ａ……ヒステリシス付差動コンパ
レータ回路、９……Ｄフリップフロップ、３１……第１
のコンパレータ、３２……第２のコンパレータ、３８…
…第１の電圧源端子、３９……第２の電圧源端子、４０
……フリップフロップ。

Claims (4)

【特許請求の範囲】
1. 【請求項１】第１の信号と、前記第１の信号と実質的に
   同一の振幅を有し且つ前記第１の信号と実質的に１８０
   度の位相差を有する第２の信号とをヒステリシスを有し
   て比較する回路であって、 非反転入力端子が前記第１の信号の伝送ラインに結合さ
   れ、反転入力端子が前記第２の信号の伝送ラインに結合
   された第１のコンパレータと、 非反転入力端子が前記第２の信号の伝送ラインに結合さ
   れ、反転入力端子が前記第１の信号の伝送ラインに結合
   された第２のコンパレータと、 前記第１のコンパレータの非反転入力端子に第１のバイ
   アス電圧を与える第１のバイアス電圧付与手段と、 前記第１のコンパレータの反転入力端子に前記第１のバ
   イアス電圧と異なる第２のバイアス電圧を与える第２の
   バイアス電圧付与手段と、 前記第２のコンパレータの非反転入力端子に前記第１の
   バイアス電圧と実質的に同一のバイアス電圧を付与する
   第３のバイアス電圧付与手段と、 前記第２のコンパレータの反転入力端子に前記第２のバ
   イアス電圧と実質的に同一のバイアス電圧を付与する第
   ４のバイアス電圧付与手段と、 前記第１のコンパレータの第１の出力状態から第２の出
   力状態への転換に応答してセットされ、前記第２のコン
   パレータの第１の出力状態から第２の出力状態への転換
   に応答してリセットされるフリップフロップ回路と から成るヒステリシス付差動コンパレータ回路。
2. 【請求項２】前記第１のバイアス電圧付与手段は、第１
   の電圧源と、この第１の電圧源と前記第１のコンパレー
   タの非反転入力端子との間に接続された第１のバイアス
   用抵抗とから成り、 前記第２のバイアス電圧付与手段は第２の電圧源とこの
   第２の電圧源と、前記第１のコンパレータの反転入力端
   子との間に接続された第２のバイアス用抵抗とから成
   り、 前記第３のバイアス電圧付与手段は前記第１の電圧源と
   前記第２のコンパレータの非反転入力端子との間に接続
   された第３のバイアス用抵抗から成り、 前記第４のバイアス電圧付与手段は前記第２の電圧源と
   前記第２のコンパレータの反転入力端子との間に接続さ
   れた第４のバイアス用抵抗から成ることを特徴とする特
   許請求の範囲第１項記載のヒステリシス付差動コンパレ
   ータ回路。
3. 【請求項３】前記第１の電圧源は電圧調整可能な電源で
   ある特許請求の範囲第２項記載のヒステリシス付差動コ
   ンパレータ回路。
4. 【請求項４】前記第２の電圧源は電圧調整可能な電源で
   ある特許請求の範囲第２項記載のヒステリシス付差動コ
   ンパレータ回路。