JPH0783244B2 - パルス化回路 - Google Patents
パルス化回路Info
- Publication number
- JPH0783244B2 JPH0783244B2 JP61005855A JP585586A JPH0783244B2 JP H0783244 B2 JPH0783244 B2 JP H0783244B2 JP 61005855 A JP61005855 A JP 61005855A JP 585586 A JP585586 A JP 585586A JP H0783244 B2 JPH0783244 B2 JP H0783244B2
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- Japan
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- circuit
- waveform
- differential
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- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】 〔概要〕 本発明は磁気ディスク装置における再生信号の復調回路
であって、差動微分回路を利用しその平衡な微分出力に
対して電位差を与え、比較回路によりパルス化を行うこ
とにより、部品点数を少なく、かつ高速信号の処理を可
能にするものである。
であって、差動微分回路を利用しその平衡な微分出力に
対して電位差を与え、比較回路によりパルス化を行うこ
とにより、部品点数を少なく、かつ高速信号の処理を可
能にするものである。
本発明は磁気ディスク装置において、再生信号の復調の
ためのパルス化回路に関する。
ためのパルス化回路に関する。
近年、磁気ディスク装置に対しては記録容量の拡大、デ
ータ転送速度の高速化等が要求されているが、これに伴
い再生信号のパルス化回路に対しても信号処理の高速
化、高精度化が要求されている。このため、再生信号の
高速復調処理を高精度に、かつ安価に実現できるパルス
化回路の開発が要望されている。
ータ転送速度の高速化等が要求されているが、これに伴
い再生信号のパルス化回路に対しても信号処理の高速
化、高精度化が要求されている。このため、再生信号の
高速復調処理を高精度に、かつ安価に実現できるパルス
化回路の開発が要望されている。
第４図は従来のパルス化回路の構成図を示す。図におい
て、１は再生（アナログ入力）信号のピーク点を検出す
るためのピーク検出回路で、アナログ入力信号を微分す
る微分回路11とその出力の零クロス点を検出する比較回
路12とから構成されている。２はフローティングスライ
ス回路であって、ピークホールド回路21と比較回路22と
から構成され、次に述べる固定スライス回路と同様に所
要のスライスレベル以下の振幅の信号をパルスとして検
出しない機能を持つ。また、正のピークの次には必ず負
のピークを検出（あるいはその逆）する様な順序回路を
構成している。
て、１は再生（アナログ入力）信号のピーク点を検出す
るためのピーク検出回路で、アナログ入力信号を微分す
る微分回路11とその出力の零クロス点を検出する比較回
路12とから構成されている。２はフローティングスライ
ス回路であって、ピークホールド回路21と比較回路22と
から構成され、次に述べる固定スライス回路と同様に所
要のスライスレベル以下の振幅の信号をパルスとして検
出しない機能を持つ。また、正のピークの次には必ず負
のピークを検出（あるいはその逆）する様な順序回路を
構成している。
３は固定スライス回路であって、アナログ入力信号の中
で所要のスライスレベル以上の振幅を持つピークのみが
意味を持つためのゲートパルスを形成する回路である。
データパルスは上記の３種類の回路出力を４の論理回路
で処理することにより得られる。
で所要のスライスレベル以上の振幅を持つピークのみが
意味を持つためのゲートパルスを形成する回路である。
データパルスは上記の３種類の回路出力を４の論理回路
で処理することにより得られる。
従来のパルス化回路では、前述のように回路が複雑で部
品点数が多くなっている。また、フローティングスライ
ス回路２に用いられるピークホールド回路21では、基本
的にはコンデンサの充放電を行っているため高速動作に
問題がある。
品点数が多くなっている。また、フローティングスライ
ス回路２に用いられるピークホールド回路21では、基本
的にはコンデンサの充放電を行っているため高速動作に
問題がある。
本発明は上記従来の欠点に鑑みて創作されたもので、構
成回路の簡易化と高速動作に対応可能なパルス化回路の
提供を目的とする。
成回路の簡易化と高速動作に対応可能なパルス化回路の
提供を目的とする。
本発明のパルス化回路は第１図に示すように、アナログ
入力信号をパルス化するための回路であって、該アナロ
グ入力信号の絶対値波形を得る絶対値回路（51）と、前
記絶対値波形にオフセットを与えて所要レベル以上の波
形を得るレベルスライス回路（52）と、前記レベルスラ
イス回路（52）の出力を微分すると共に、該微分波形と
その反転波形とを平衡出力する微分回路（53）とからな
る差動微分回路（５）と、該差動微分回路（５）の平衡
出力波形のそれぞれに正負のバイアス電圧を賦与するバ
イアス回路（６）と、該バイアス回路（６）の平衡出力
を比較し、当該アナログ入力信号に対応するパルスを出
力する比較回路（７）とから構成されたことを特徴とす
る。
入力信号をパルス化するための回路であって、該アナロ
グ入力信号の絶対値波形を得る絶対値回路（51）と、前
記絶対値波形にオフセットを与えて所要レベル以上の波
形を得るレベルスライス回路（52）と、前記レベルスラ
イス回路（52）の出力を微分すると共に、該微分波形と
その反転波形とを平衡出力する微分回路（53）とからな
る差動微分回路（５）と、該差動微分回路（５）の平衡
出力波形のそれぞれに正負のバイアス電圧を賦与するバ
イアス回路（６）と、該バイアス回路（６）の平衡出力
を比較し、当該アナログ入力信号に対応するパルスを出
力する比較回路（７）とから構成されたことを特徴とす
る。
差動微分回路５では第２図に示すようにアナログ入力信
号波形の絶対値波形Ｂに対してレベルスライスを行い、
このスライスレベル以上の振幅を持つ部分について微分
を行っている。
号波形の絶対値波形Ｂに対してレベルスライスを行い、
このスライスレベル以上の振幅を持つ部分について微分
を行っている。
このように絶対値波形Ｂについて微分を行うためアナロ
グ入力信号のピーク点付近の微分波形の傾きが正のピー
ク，負のピーク共に同じとなり、直流成分遮断用コンデ
ンサC2,C3とバイアス回路６によって波形Ｄのようにそ
の零レベル電位に電位差を与えることにより比較回路７
でパルス化を行うことができる。
グ入力信号のピーク点付近の微分波形の傾きが正のピー
ク，負のピーク共に同じとなり、直流成分遮断用コンデ
ンサC2,C3とバイアス回路６によって波形Ｄのようにそ
の零レベル電位に電位差を与えることにより比較回路７
でパルス化を行うことができる。
しかも従来例で述べたピークホールド回路21の充放電用
のコンデンサを含まないため高速化に対応可能でかつ回
路も簡単になる。
のコンデンサを含まないため高速化に対応可能でかつ回
路も簡単になる。
以下本発明の実施例を図面によって詳述する。なお、構
成、動作の説明を理解し易くするために全図を通じて同
一部分には同一符号を付してその重複説明を省略する。
成、動作の説明を理解し易くするために全図を通じて同
一部分には同一符号を付してその重複説明を省略する。
第１図は本発明のパルス化回路の構成図、第２図は第１
図各部の波形図を示し、以下第２図を参照しながら第１
図の説明を行う。
図各部の波形図を示し、以下第２図を参照しながら第１
図の説明を行う。
５は差動微分回路であって、絶対値回路51とレベルスラ
イス回路52と微分回路53とから構成されている。絶対値
回路51は磁気ディスク装置の再生信号すなわちアナログ
入力信号Ａの波形（データ“1"に対して正または負側に
ピークを有する）を絶対値波形Ｂのように負側波形を正
側に反転形成する。次に外部から所要のスライスレベル
電圧をレベルスライス回路52に印加することにより、そ
のスライスレベル以上の波形を抽出する。
イス回路52と微分回路53とから構成されている。絶対値
回路51は磁気ディスク装置の再生信号すなわちアナログ
入力信号Ａの波形（データ“1"に対して正または負側に
ピークを有する）を絶対値波形Ｂのように負側波形を正
側に反転形成する。次に外部から所要のスライスレベル
電圧をレベルスライス回路52に印加することにより、そ
のスライスレベル以上の波形を抽出する。
次に微分回路53を用いて前記レベルスライス回路52の出
力を微分すると共に、波形Ｃに示すように該微分波形
（実線表示）とその反転波形（破線表示）とを平衡出力
させる。しかして、該差動微分回路５の平衡出力波形Ｃ
のそれぞれを直流成分遮断用コンデンサC2,C3を介して
バイアス回路６に入力する。
力を微分すると共に、波形Ｃに示すように該微分波形
（実線表示）とその反転波形（破線表示）とを平衡出力
させる。しかして、該差動微分回路５の平衡出力波形Ｃ
のそれぞれを直流成分遮断用コンデンサC2,C3を介して
バイアス回路６に入力する。
バイアス回路６は波形Ｄに示すように直流成分を遮断さ
れた平衡出力波形Ｃのそれぞれに電位差を与え、この波
形Ｄを比較回路７で比較することにより、破線で示す側
の波形が実線で示す側の波形より大きくなった時間だけ
比較器７は所定レベルの信号（パルス）を出力する。
れた平衡出力波形Ｃのそれぞれに電位差を与え、この波
形Ｄを比較回路７で比較することにより、破線で示す側
の波形が実線で示す側の波形より大きくなった時間だけ
比較器７は所定レベルの信号（パルス）を出力する。
第３図は本発明の具体例回路図を示す。図において、絶
対値回路51はトランジスタQ1とQ2とから構成され、レベ
ルスライス回路52はトランジスタQ3とQ4およびその中間
に印加されるスライスレベル電圧の供給回路から構成さ
れている。微分回路53はコンデンサC1と抵抗R3とからな
り、抵抗R1とR2はそれぞれ差動微分回路の出力負荷抵抗
となり、その時定数はC1R3で決定される。
対値回路51はトランジスタQ1とQ2とから構成され、レベ
ルスライス回路52はトランジスタQ3とQ4およびその中間
に印加されるスライスレベル電圧の供給回路から構成さ
れている。微分回路53はコンデンサC1と抵抗R3とからな
り、抵抗R1とR2はそれぞれ差動微分回路の出力負荷抵抗
となり、その時定数はC1R3で決定される。
VcとVeはそれぞれ供給電源の＋側と−側を示し、I1〜I4
はそれぞれ電流源（例えばカレントミラー回路のような
定電流回路）を示す。差動微分回路５の出力はレベルス
ライス回路52の出力を微分した微分波形とその反転波形
との平衡波形が出力され、直流遮断用コンデンサC2とC3
を介して平衡型のバイアス回路６に入力される。
はそれぞれ電流源（例えばカレントミラー回路のような
定電流回路）を示す。差動微分回路５の出力はレベルス
ライス回路52の出力を微分した微分波形とその反転波形
との平衡波形が出力され、直流遮断用コンデンサC2とC3
を介して平衡型のバイアス回路６に入力される。
バイアス回路６は電流源I3とI4およびバイアス抵抗R4と
R5ならびに可変抵抗Rvとから構成され、直流成分を遮断
された差動微分回路５の出力平衡波形にそれぞれ正側と
負側のバイアス電圧を賦与し、比較回路７によりパルス
化される。
R5ならびに可変抵抗Rvとから構成され、直流成分を遮断
された差動微分回路５の出力平衡波形にそれぞれ正側と
負側のバイアス電圧を賦与し、比較回路７によりパルス
化される。
この具体例回路によればパルス化回路の基本構成がトラ
ンジスタ４個と比較器１個で構成できるため、高速なア
ナログ信号の処理を高精度、かつ安価に実現できる。
ンジスタ４個と比較器１個で構成できるため、高速なア
ナログ信号の処理を高精度、かつ安価に実現できる。
以上詳細に説明したように本発明のパルス化回路によれ
ば、部品点数を大幅に削減することができ、またその構
成要素としてコンデンサの充放電を利用することがない
ので、高速信号の処理を高精度、かつ安価に実現するパ
ルス化回路を提供できる。
ば、部品点数を大幅に削減することができ、またその構
成要素としてコンデンサの充放電を利用することがない
ので、高速信号の処理を高精度、かつ安価に実現するパ
ルス化回路を提供できる。
第１図は本発明のパルス化回路の構成図、 第２図は第１図各部の波形図、 第３図は本発明の具体例回路図、 第４図は従来のパルス化回路の構成図を示す。 図において、５は差動微分回路、６はバイアス回路、７
は比較回路、51は絶対値回路、52はレベルスライス回
路、53は微分回路をそれぞれ示す。
は比較回路、51は絶対値回路、52はレベルスライス回
路、53は微分回路をそれぞれ示す。
Claims (1)
- 【請求項１】アナログ入力信号をパルス化するための回
路であって、 該アナログ入力信号の絶対値波形を得る絶対値回路（5
1）と、 前記絶対値波形にオフセットを与えて所要レベル以上の
波形を得るレベルスライス回路（52）と、 該レベルスライス回路（52）の出力を微分すると共に、
該微分波形とその反転波形とを平衡出力する微分回路
（53）とからなる差動微分回路（５）と、 該差動微分回路（５）の平衡出力波形のそれぞれに正，
負のバイアス電圧を賦与するバイアス回路（６）と、 該バイアス回路（６）の平衡出力を比較し、前記アナロ
グ入力信号に対応するパルスを出力する比較回路（７）
とから構成されたことを特徴とするパルス化回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61005855A JPH0783244B2 (ja) | 1986-01-13 | 1986-01-13 | パルス化回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61005855A JPH0783244B2 (ja) | 1986-01-13 | 1986-01-13 | パルス化回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62163416A JPS62163416A (ja) | 1987-07-20 |
| JPH0783244B2 true JPH0783244B2 (ja) | 1995-09-06 |
Family
ID=11622593
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61005855A Expired - Lifetime JPH0783244B2 (ja) | 1986-01-13 | 1986-01-13 | パルス化回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0783244B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0727696Y2 (ja) * | 1987-08-07 | 1995-06-21 | 日本電気株式会社 | ピ−ク検出回路 |
| JP2795647B2 (ja) * | 1988-03-16 | 1998-09-10 | 富士通株式会社 | 微分回路及びその微分回路を用いた磁気記録再生回路 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5249618B2 (ja) * | 1973-06-04 | 1977-12-19 | ||
| JPS5318376A (en) * | 1976-08-04 | 1978-02-20 | Fujitsu Ltd | Receiving circuit |
-
1986
- 1986-01-13 JP JP61005855A patent/JPH0783244B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62163416A (ja) | 1987-07-20 |
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