JPH0645315A - 半導体装置及び半導体素子 - Google Patents
半導体装置及び半導体素子Info
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- JPH0645315A JPH0645315A JP3667991A JP3667991A JPH0645315A JP H0645315 A JPH0645315 A JP H0645315A JP 3667991 A JP3667991 A JP 3667991A JP 3667991 A JP3667991 A JP 3667991A JP H0645315 A JPH0645315 A JP H0645315A
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【目的】 多層配線を有し、特に配線層間絶縁層にスピ
ンオングラス膜を使用する半導体装置において、ＩＣチ
ップへのエッチング液の浸み込みや空隙の発生を防止
し、スクライブの際機械的損傷をうけない構造の半導体
装置を得る。 【構成】 多層配線を有する半導体装置において、スピ
ンオングラス膜１０を含む配線層間絶縁膜層２５をＩＣ
チップ１Ａ，１Ｂ…のスクライブラインＳより内側に形
成し、この配線層間絶縁膜層２５の上に形成する表面保
護の絶縁膜１９で前記スピンオングラス膜１０の断面を
覆うような側壁構造とする半導体装置である。
ンオングラス膜を使用する半導体装置において、ＩＣチ
ップへのエッチング液の浸み込みや空隙の発生を防止
し、スクライブの際機械的損傷をうけない構造の半導体
装置を得る。 【構成】 多層配線を有する半導体装置において、スピ
ンオングラス膜１０を含む配線層間絶縁膜層２５をＩＣ
チップ１Ａ，１Ｂ…のスクライブラインＳより内側に形
成し、この配線層間絶縁膜層２５の上に形成する表面保
護の絶縁膜１９で前記スピンオングラス膜１０の断面を
覆うような側壁構造とする半導体装置である。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に係り、特に
良好なスクライブラインを形成した半導体装置の構造に
関する。
良好なスクライブラインを形成した半導体装置の構造に
関する。
【０００２】
【従来の技術】従来、ウェーハ上に複数個形成された半
導体集積回路（以下、ＩＣと略記する）は、スクライブ
工程において、単体のＩＣチップに、切断、分離され
る。このスクライブ工程に際し、あらかじめ、幅１００
μm 程のスクライブラインが基板面に形成され、これを
基に、各ＩＣチップに切断される。このスクライブライ
ンは、ＩＣ素子の分離絶縁膜や、何段階にも積層される
配線層等を分離絶縁するための絶縁膜、表面保護膜等
を、フォトエッチング等の手段により除去して得られ
る。したがって、基板面は、直接露出した状態として形
成される。
導体集積回路（以下、ＩＣと略記する）は、スクライブ
工程において、単体のＩＣチップに、切断、分離され
る。このスクライブ工程に際し、あらかじめ、幅１００
μm 程のスクライブラインが基板面に形成され、これを
基に、各ＩＣチップに切断される。このスクライブライ
ンは、ＩＣ素子の分離絶縁膜や、何段階にも積層される
配線層等を分離絶縁するための絶縁膜、表面保護膜等
を、フォトエッチング等の手段により除去して得られ
る。したがって、基板面は、直接露出した状態として形
成される。
【０００３】図４は、従来例の半導体装置におけるＩＣ
チップ切断前のスクライブライン近傍の部分拡大断面斜
視図である。同図において、３１Ａ，３１Ｂはそれぞれ
切断する前のＩＣチップで、シリコン単結晶等の半導体
からなる半導体基板３２上に形成されている。ＩＣチッ
プ３１Ａの側壁の４点を同図に示すごとく、各々ＰA ，
ＱA ，ＲA ，ＴA 、同様に、ＩＣチップ３１Ｂの側壁の
４点を各々ＰB ，ＱB ，ＲB ，ＴB とする。ただし、Ｔ
B については、隠れているので、同図中には記載されて
いない。同図において、４点ＲA ，ＴA ，ＴB ，ＲB を
結ぶ領域が、ＩＣチップ３１Ａと３１Ｂとを分離するた
めのスクライブラインＳＳであり、点ＲA とＲB とを結
ぶ長さがこのスクライブラインＳＳの幅である。
チップ切断前のスクライブライン近傍の部分拡大断面斜
視図である。同図において、３１Ａ，３１Ｂはそれぞれ
切断する前のＩＣチップで、シリコン単結晶等の半導体
からなる半導体基板３２上に形成されている。ＩＣチッ
プ３１Ａの側壁の４点を同図に示すごとく、各々ＰA ，
ＱA ，ＲA ，ＴA 、同様に、ＩＣチップ３１Ｂの側壁の
４点を各々ＰB ，ＱB ，ＲB ，ＴB とする。ただし、Ｔ
B については、隠れているので、同図中には記載されて
いない。同図において、４点ＲA ，ＴA ，ＴB ，ＲB を
結ぶ領域が、ＩＣチップ３１Ａと３１Ｂとを分離するた
めのスクライブラインＳＳであり、点ＲA とＲB とを結
ぶ長さがこのスクライブラインＳＳの幅である。
【０００４】以下、同図を用いて、その構造について述
べるが、ＩＣチップ３１Ａと３１Ｂとは同一構造なの
で、３１Ａを中心に説明する。また、同図においては、
ＩＣチップ３１Ａ及び３１Ｂの部分について図示した
が、実際には、間にスクライブラインを介して、多数の
ＩＣチップが基板３２上に多数形成されている。またＩ
Ｃチップ３１Ａ，３１Ｂを構成する各要素は同一なの
で、必要な時以外は、番号の後のＡ，Ｂを省略する。３
３はＩＣ素子の分離絶縁膜、３４は下側のＣＶＤ膜、３
５は平坦化のため形成したスピンオングラス膜、３６は
上側のＣＶＤ膜で、これら３５，３６及び３６で配線層
間絶縁膜層３８を構成している。３７は、この配線層間
絶縁膜層３８の上に形成された表面保護絶縁膜である。
これらの絶縁膜３３，３４，３５，３６は、各絶縁膜毎
に、薄膜形成手段とフォトエッチング等の手段によっ
て、順次、成膜、形成されるものである。また、各絶縁
膜が成膜、パターン加工される毎に、前記スクライブラ
インＳＳも同時に形成される。このとき、このＩＣチッ
プ３１Ａ上の４点ＰA ，ＱA ，ＴA ，ＲAで囲まれた側
壁からは、同図に示すごとく、配線段差の平均化に使用
しているスクライブライン膜３５の断面が、露出した構
造となっている。このスピンオングラス膜３５は、ケイ
素化合物を主成分とする溶剤を塗布、焼成した酸化膜で
あり、配線凸部には薄く、凹部には厚く形成される。普
通、前記スクライブラインＳＳ近傍には配線がなく、こ
こに形成されるスピンオングラス膜３５の膜厚は、平坦
部に近いものである。
べるが、ＩＣチップ３１Ａと３１Ｂとは同一構造なの
で、３１Ａを中心に説明する。また、同図においては、
ＩＣチップ３１Ａ及び３１Ｂの部分について図示した
が、実際には、間にスクライブラインを介して、多数の
ＩＣチップが基板３２上に多数形成されている。またＩ
Ｃチップ３１Ａ，３１Ｂを構成する各要素は同一なの
で、必要な時以外は、番号の後のＡ，Ｂを省略する。３
３はＩＣ素子の分離絶縁膜、３４は下側のＣＶＤ膜、３
５は平坦化のため形成したスピンオングラス膜、３６は
上側のＣＶＤ膜で、これら３５，３６及び３６で配線層
間絶縁膜層３８を構成している。３７は、この配線層間
絶縁膜層３８の上に形成された表面保護絶縁膜である。
これらの絶縁膜３３，３４，３５，３６は、各絶縁膜毎
に、薄膜形成手段とフォトエッチング等の手段によっ
て、順次、成膜、形成されるものである。また、各絶縁
膜が成膜、パターン加工される毎に、前記スクライブラ
インＳＳも同時に形成される。このとき、このＩＣチッ
プ３１Ａ上の４点ＰA ，ＱA ，ＴA ，ＲAで囲まれた側
壁からは、同図に示すごとく、配線段差の平均化に使用
しているスクライブライン膜３５の断面が、露出した構
造となっている。このスピンオングラス膜３５は、ケイ
素化合物を主成分とする溶剤を塗布、焼成した酸化膜で
あり、配線凸部には薄く、凹部には厚く形成される。普
通、前記スクライブラインＳＳ近傍には配線がなく、こ
こに形成されるスピンオングラス膜３５の膜厚は、平坦
部に近いものである。
【０００５】
【発明が解決しようとする課題】従来例におけるスクラ
イブラインＳＳの構造は、前述のごとく、スピンオング
ラス膜３５の断面が露出されている。このため、ウェッ
トエッチングの際、エッチング液がこのスピンオングラ
ス膜３５に浸み込み、空隙を生じるという問題点があっ
た。この空隙により強度は低下し、スクライブ工程の
際、この部分のスピンオングラス膜の損傷は激しく、ク
ラックを発生させる原因となる。このように、スピンオ
ングラス膜３５に発生した上述の空隙は、デバイスの歩
留まりを著しく低下させるという問題点を有した。
イブラインＳＳの構造は、前述のごとく、スピンオング
ラス膜３５の断面が露出されている。このため、ウェッ
トエッチングの際、エッチング液がこのスピンオングラ
ス膜３５に浸み込み、空隙を生じるという問題点があっ
た。この空隙により強度は低下し、スクライブ工程の
際、この部分のスピンオングラス膜の損傷は激しく、ク
ラックを発生させる原因となる。このように、スピンオ
ングラス膜３５に発生した上述の空隙は、デバイスの歩
留まりを著しく低下させるという問題点を有した。
【０００６】本発明の半導体装置は、上記の点に着目し
てなされたもので、スピンオングラス膜の空隙の発生を
なくし、製造工程における歩留りを高くすることが可能
な半導体装置を提供することを目的とするものである。
てなされたもので、スピンオングラス膜の空隙の発生を
なくし、製造工程における歩留りを高くすることが可能
な半導体装置を提供することを目的とするものである。
【０００７】
【課題を解決するための手段】本発明の半導体装置は、
前記スピンオングラス膜を含む配線層間絶縁膜層をＩＣ
チップのスクライブラインより内側に形成し、この配線
層間絶縁膜層上に形成する絶縁膜で前記スピンオングラ
ス膜の断面を覆うような側壁構造とすることにより、前
述の目的を達するものである。
前記スピンオングラス膜を含む配線層間絶縁膜層をＩＣ
チップのスクライブラインより内側に形成し、この配線
層間絶縁膜層上に形成する絶縁膜で前記スピンオングラ
ス膜の断面を覆うような側壁構造とすることにより、前
述の目的を達するものである。
【０００８】
【実施例】図１は、本発明の半導体装置の第１の実施例
におけるＩＣチップ切断前のスクライブライン近傍の部
分拡大断面斜視図である。同図を元に、主として構造に
ついて説明し、製造方法は、より複雑な構造を有する第
２の実施例において包含して述べるものとする。同図に
おいて、１Ａ，１Ｂ…は切断前のＩＣチップで、シリコ
ン単結晶等の半導体基板２上に形成されている。各ＩＣ
チップ１Ａ，１Ｂの各要素は同一なので、特に必要ある
場合以外は、数字の後のＡ，Ｂを省略する。４はＩＣ素
子の分離絶縁膜、９は下側のＣＶＤ酸化膜、１０は平坦
化のために用いるスピンオングラス膜、１１は上側のＣ
ＶＤ酸化膜、これら９，１０及び１１で配線層間絶縁膜
層２５を構成している。１９は表面保護絶縁膜である。
また、同図において、ＲA，ＴA ，ＴB （隠れて見えな
い），ＲB と付した４点を結ぶ領域が、ＩＣチップ１Ａ
と１Ｂとを分離するためのスクライブライン（スクライ
ブライン領域と記す場合もある）Ｓであり、点ＲA とＲ
B とを結ぶ長さがこのスクライブラインＳの幅である。
におけるＩＣチップ切断前のスクライブライン近傍の部
分拡大断面斜視図である。同図を元に、主として構造に
ついて説明し、製造方法は、より複雑な構造を有する第
２の実施例において包含して述べるものとする。同図に
おいて、１Ａ，１Ｂ…は切断前のＩＣチップで、シリコ
ン単結晶等の半導体基板２上に形成されている。各ＩＣ
チップ１Ａ，１Ｂの各要素は同一なので、特に必要ある
場合以外は、数字の後のＡ，Ｂを省略する。４はＩＣ素
子の分離絶縁膜、９は下側のＣＶＤ酸化膜、１０は平坦
化のために用いるスピンオングラス膜、１１は上側のＣ
ＶＤ酸化膜、これら９，１０及び１１で配線層間絶縁膜
層２５を構成している。１９は表面保護絶縁膜である。
また、同図において、ＲA，ＴA ，ＴB （隠れて見えな
い），ＲB と付した４点を結ぶ領域が、ＩＣチップ１Ａ
と１Ｂとを分離するためのスクライブライン（スクライ
ブライン領域と記す場合もある）Ｓであり、点ＲA とＲ
B とを結ぶ長さがこのスクライブラインＳの幅である。
【０００９】本実施例の構造について、ＩＣチップ１Ａ
を中心にして説明する。すなわち、スピンオングラス膜
１０、下側のＣＶＤ酸化膜９、上側のＣＶＤ酸化膜１１
の側方断面が同図に示すごとく、ＩＣ素子の分離絶縁膜
４の側方端面より内側部分に形成されている。同図に示
すように、ＩＣチップ１Ａの側壁各部に対して、更に、
ＰA ，ＱA ，ＵA ，ＶA ，ＷA ，ＸA 、また、下側のＣ
ＶＤ酸化膜９の側方端部に対して、ＹA なる符号を付す
る。
を中心にして説明する。すなわち、スピンオングラス膜
１０、下側のＣＶＤ酸化膜９、上側のＣＶＤ酸化膜１１
の側方断面が同図に示すごとく、ＩＣ素子の分離絶縁膜
４の側方端面より内側部分に形成されている。同図に示
すように、ＩＣチップ１Ａの側壁各部に対して、更に、
ＰA ，ＱA ，ＵA ，ＶA ，ＷA ，ＸA 、また、下側のＣ
ＶＤ酸化膜９の側方端部に対して、ＹA なる符号を付す
る。
【００１０】また、この上側のＣＶＤ酸化膜１１の上に
形成する表面保護絶縁膜１９は、これらの下側ＣＶＤ酸
化膜９、スピンオングラス膜１０及び上側のＣＶＤ酸化
膜１１の３つの側方断面を覆うと共に、ＩＣ素子の分離
絶縁膜４の側方端面より距離ＵA ，ＷA だけ内側に留ま
るべく形成されている。同図においては、ＩＣチップ１
Ａに対して右側のみこの表面保護絶縁膜１９に覆われて
いるが、実際は左側方はもとより、手前側及び奥側の側
方端面とも、同様覆われている。ＩＣチップ１Ｂあるい
は他のＩＣチップに対しても、同図に示すごとく、１Ａ
の場合と対応した符号を付するものとする。また、ＩＣ
チップ１Ａに対して述べた内容は、全てＩＣチップ１Ｂ
に対しても、全く同様成立つ。
形成する表面保護絶縁膜１９は、これらの下側ＣＶＤ酸
化膜９、スピンオングラス膜１０及び上側のＣＶＤ酸化
膜１１の３つの側方断面を覆うと共に、ＩＣ素子の分離
絶縁膜４の側方端面より距離ＵA ，ＷA だけ内側に留ま
るべく形成されている。同図においては、ＩＣチップ１
Ａに対して右側のみこの表面保護絶縁膜１９に覆われて
いるが、実際は左側方はもとより、手前側及び奥側の側
方端面とも、同様覆われている。ＩＣチップ１Ｂあるい
は他のＩＣチップに対しても、同図に示すごとく、１Ａ
の場合と対応した符号を付するものとする。また、ＩＣ
チップ１Ａに対して述べた内容は、全てＩＣチップ１Ｂ
に対しても、全く同様成立つ。
【００１１】本発明の半導体装置の第１の実施例の構造
上の特徴は、前述のごとく、前記スピンオングラス膜１
０と下側のＣＶＤ酸化膜９、及び上側のＣＶＤ酸化膜１
１の側方断面を、ＩＣ素子の分離絶縁膜４の側端部より
内側に形成する点、そして、この上側のＶＣＤ酸化膜１
１の上に形成する表面保護絶縁膜１９が、これらのスピ
ンオングラス膜１０と下側のＣＶＤ酸化膜９及び上側の
ＣＶＤ酸化膜１１の全側方断面を覆うと共に、その端部
もＩＣ素子の分離絶縁膜４の側端部より内側に形成する
ごとく構成する点である。
上の特徴は、前述のごとく、前記スピンオングラス膜１
０と下側のＣＶＤ酸化膜９、及び上側のＣＶＤ酸化膜１
１の側方断面を、ＩＣ素子の分離絶縁膜４の側端部より
内側に形成する点、そして、この上側のＶＣＤ酸化膜１
１の上に形成する表面保護絶縁膜１９が、これらのスピ
ンオングラス膜１０と下側のＣＶＤ酸化膜９及び上側の
ＣＶＤ酸化膜１１の全側方断面を覆うと共に、その端部
もＩＣ素子の分離絶縁膜４の側端部より内側に形成する
ごとく構成する点である。
【００１２】以上述べたように、本実施例においては、
スピンオングラス膜の断面を表面保護絶縁膜１９により
覆うので、この表面保護絶縁膜１９にボンディング用パ
ッドをウェットエッチング加工する際、エッチング液が
スピンオングラス膜へ浸込むのを防ぐことができ、ま
た、機械的損傷を防止できるというメリットを有する。
スピンオングラス膜の断面を表面保護絶縁膜１９により
覆うので、この表面保護絶縁膜１９にボンディング用パ
ッドをウェットエッチング加工する際、エッチング液が
スピンオングラス膜へ浸込むのを防ぐことができ、ま
た、機械的損傷を防止できるというメリットを有する。
【００１３】次に本発明の第２の実施例として、より複
雑で実際に近い例をあげ、これを元に、製造方法につい
ても述べる。図２は、本発明の半導体装置の第２の実施
例におけるＩＣチップ切断前のスクライブライン近傍の
部分拡大断面図である。同図において、図１と同一な要
素については同一の番号を付し、その説明を省略する。
同図において、１Ａは１個のＩＣチップ、３は半導体基
板２の表面を安定化させるための熱酸化膜、５はゲート
部を構成するポリシリコン電極、８はソース部、ドレイ
ン部の電極である第１のアルミ配線、９，１０及び１１
を合せて第１の配線層間絶縁膜層２５、また、１４，１
５及び１６を合わせて第２の配線層間絶縁膜層２６、１
３及び１８はゲート部、ソース部、ドレイン部と他の部
分とを接続する第２及び第３のアルミ配線である。
雑で実際に近い例をあげ、これを元に、製造方法につい
ても述べる。図２は、本発明の半導体装置の第２の実施
例におけるＩＣチップ切断前のスクライブライン近傍の
部分拡大断面図である。同図において、図１と同一な要
素については同一の番号を付し、その説明を省略する。
同図において、１Ａは１個のＩＣチップ、３は半導体基
板２の表面を安定化させるための熱酸化膜、５はゲート
部を構成するポリシリコン電極、８はソース部、ドレイ
ン部の電極である第１のアルミ配線、９，１０及び１１
を合せて第１の配線層間絶縁膜層２５、また、１４，１
５及び１６を合わせて第２の配線層間絶縁膜層２６、１
３及び１８はゲート部、ソース部、ドレイン部と他の部
分とを接続する第２及び第３のアルミ配線である。
【００１４】本実施例においては、この第１の配線層間
絶縁膜層２５のスピンオングラス膜１０及び第２の配線
層間絶縁膜層２６のスピンオングラス膜１５の断面は、
同図からも明らかなように、表面保護絶縁膜１９によっ
て覆われ、また、スピンオングラス膜１５の側方端部が
スクライブラインＳの端より内側に形成するごとく構成
されている。この点が本実施例の特徴であるが、考え方
は第１の実施例の場合と同様である。
絶縁膜層２５のスピンオングラス膜１０及び第２の配線
層間絶縁膜層２６のスピンオングラス膜１５の断面は、
同図からも明らかなように、表面保護絶縁膜１９によっ
て覆われ、また、スピンオングラス膜１５の側方端部が
スクライブラインＳの端より内側に形成するごとく構成
されている。この点が本実施例の特徴であるが、考え方
は第１の実施例の場合と同様である。
【００１５】次に、図３を元に、第２の実施例の半導体
装置の製造方法について、工程を追って説明する。図３
は、図２の半導体装置の製造方法を説明する図である。 （１）同図（ａ）に示すごとく、半導体基板２上に、熱
酸化膜３と窒化膜２１を形成し、次に、ＩＣ素子領域Ｃ
及びスクライブライン領域Ｓを除く部分の窒化膜を除去
する。
装置の製造方法について、工程を追って説明する。図３
は、図２の半導体装置の製造方法を説明する図である。 （１）同図（ａ）に示すごとく、半導体基板２上に、熱
酸化膜３と窒化膜２１を形成し、次に、ＩＣ素子領域Ｃ
及びスクライブライン領域Ｓを除く部分の窒化膜を除去
する。
【００１６】（２）この窒化膜２１をマスクとして、窒
化膜を除去した部分を酸化させ、ＩＣ素子の分離絶縁膜
４を形成する（同図（ｂ）参照）。次に、ＩＣ素子領域
Ｃとスクライブライン領域Ｓの窒化膜２１を除去する。
次いで、ＩＣ素子領域Ｃには既知の素子形成手段によ
り、ＩＣ素子群を前記半導体基板２上に形成していく。
次に、ポリシリコン電極５を形成し、後述の第１のアル
ミ配線８とを分離するための配線層間膜６を形成する
（同図（ｂ）参照）。
化膜を除去した部分を酸化させ、ＩＣ素子の分離絶縁膜
４を形成する（同図（ｂ）参照）。次に、ＩＣ素子領域
Ｃとスクライブライン領域Ｓの窒化膜２１を除去する。
次いで、ＩＣ素子領域Ｃには既知の素子形成手段によ
り、ＩＣ素子群を前記半導体基板２上に形成していく。
次に、ポリシリコン電極５を形成し、後述の第１のアル
ミ配線８とを分離するための配線層間膜６を形成する
（同図（ｂ）参照）。
【００１７】（３）この半導体基板２及びポリシリコン
電極５と第１のアルミ配線８とを接続するため、同図
（ｂ）に示すごとく、所定形状のレジストパターン２２
を形成する。同図（ｃ）に示す７がその目的のコンタク
トホールである。また、スクライブライン領域Ｓの配線
層間膜６、熱酸化膜３も同時に除去するため、同図
（ｂ）に示すごとく、このスクライブライン領域Ｓ上に
レジストパターンは無い。次いで、フォトエッチングを
行い、同図（ｃ）に示すごとく、コンタクトホール７及
びスクライブラインＳが形成される。次に、第１のアル
ミ配線８をホトエッチングにより形成する（同図（ｃ）
参照）。
電極５と第１のアルミ配線８とを接続するため、同図
（ｂ）に示すごとく、所定形状のレジストパターン２２
を形成する。同図（ｃ）に示す７がその目的のコンタク
トホールである。また、スクライブライン領域Ｓの配線
層間膜６、熱酸化膜３も同時に除去するため、同図
（ｂ）に示すごとく、このスクライブライン領域Ｓ上に
レジストパターンは無い。次いで、フォトエッチングを
行い、同図（ｃ）に示すごとく、コンタクトホール７及
びスクライブラインＳが形成される。次に、第１のアル
ミ配線８をホトエッチングにより形成する（同図（ｃ）
参照）。
【００１８】（４）次に、この第１のアルミ配線８と同
図（ｅ）に示す第２のアルミ配線１３とを分離するた
め、第１の配線層間絶縁膜層２５を、下側のＣＶＤ酸化
膜９、スピンオングラス膜１０、上側のＣＶＤ酸化膜１
１の順に、三層構造で形成する（同図（ｄ）参照）。次
に、この第１のアルミ配線８と第２アルミ配線１３とを
接続するスルーホール１２（同図（ｅ）参照）を形成す
るため、まず、レジストパターン２３を形成する（同図
（ｄ）参照）。レジストパターン２３のうち欠けた部分
Ｄはスルーホール１２に対応する。この時、スクライブ
ライン領域Ｓの第１の配線層間絶縁膜層２５を除去する
が、除去する領域は同図（ｄ）中Ｅで示した部分、すな
わち、スクライブラインＳの幅より広い範囲である。フ
ォトエッチングを行い、スルーホール１２と前記したス
クライブラインＳの幅より広い範囲の第１の配線層間絶
縁膜層２５を除去する（同図（ｅ）参照）。次に、第２
のアルミ配線１３をフォトエッチングにより形成する
（同図（ｅ）参照）。
図（ｅ）に示す第２のアルミ配線１３とを分離するた
め、第１の配線層間絶縁膜層２５を、下側のＣＶＤ酸化
膜９、スピンオングラス膜１０、上側のＣＶＤ酸化膜１
１の順に、三層構造で形成する（同図（ｄ）参照）。次
に、この第１のアルミ配線８と第２アルミ配線１３とを
接続するスルーホール１２（同図（ｅ）参照）を形成す
るため、まず、レジストパターン２３を形成する（同図
（ｄ）参照）。レジストパターン２３のうち欠けた部分
Ｄはスルーホール１２に対応する。この時、スクライブ
ライン領域Ｓの第１の配線層間絶縁膜層２５を除去する
が、除去する領域は同図（ｄ）中Ｅで示した部分、すな
わち、スクライブラインＳの幅より広い範囲である。フ
ォトエッチングを行い、スルーホール１２と前記したス
クライブラインＳの幅より広い範囲の第１の配線層間絶
縁膜層２５を除去する（同図（ｅ）参照）。次に、第２
のアルミ配線１３をフォトエッチングにより形成する
（同図（ｅ）参照）。
【００１９】（５）第２のアルミ配線１３と、第３のア
ルミ配線１８（同図（ｇ）参照）とを分離するため、第
２のアルミ配線１３上に第２の配線層間絶縁膜層２６
を、下側のＣＶＤ酸化膜１４、スピンオングラス膜１
５、上側のＣＶＤ酸化膜１６の順に、三層構造で形成す
る。次に、第２のアルミ配線１３と第３のアルミ配線１
８とを接続するスルーホール１７（同図（ｇ）参照）を
形成するため、まず、同図（ｆ）に示すごとく、レジス
トパターン２４を作成する。このレジストパターン２４
中のレジストの欠けた部分Ｇはスルーホール１７に対応
する。この時同時に、スクライブライン領域Ｓの第２の
配線層間絶縁膜層２６を除去するが、除去する領域は同
図（ｆ）のＦで示した部分、すなわち、同図（ｄ）にて
示したＥの幅より狭いことが必要である。エッチングに
より、同図（ｆ）に示したレジストパターン２４のＦと
Ｇで示した部分の配線層間絶縁膜層２６を同時に除去す
る。
ルミ配線１８（同図（ｇ）参照）とを分離するため、第
２のアルミ配線１３上に第２の配線層間絶縁膜層２６
を、下側のＣＶＤ酸化膜１４、スピンオングラス膜１
５、上側のＣＶＤ酸化膜１６の順に、三層構造で形成す
る。次に、第２のアルミ配線１３と第３のアルミ配線１
８とを接続するスルーホール１７（同図（ｇ）参照）を
形成するため、まず、同図（ｆ）に示すごとく、レジス
トパターン２４を作成する。このレジストパターン２４
中のレジストの欠けた部分Ｇはスルーホール１７に対応
する。この時同時に、スクライブライン領域Ｓの第２の
配線層間絶縁膜層２６を除去するが、除去する領域は同
図（ｆ）のＦで示した部分、すなわち、同図（ｄ）にて
示したＥの幅より狭いことが必要である。エッチングに
より、同図（ｆ）に示したレジストパターン２４のＦと
Ｇで示した部分の配線層間絶縁膜層２６を同時に除去す
る。
【００２０】（６）次に、同図（ｇ）に示すごとく、第
３のアルミ配線１８をフォトエッチングにより形成す
る。次に、この第３のアルミ配線１８の表面を保護する
絶縁膜１９を形成する（同図（ｇ）参照）。次に、同図
（ｈ）に示すボンディング用パッド２０作成と、スクラ
イブライン領域Ｓに対するエッチングを同時に行う。そ
のため、同図（ｇ）に示すごとく、所定形状のレジスト
パターン２５をまず形成する。このレジストパターン２
５において、レジストの欠けたＨで示した部分が前記ボ
ンディング用パッド２０に対するもの、又、同様Ｉで示
した部分がスクライブ領域Ｓに対するものである。符号
Ｉで示した部分の幅は、前記スピンオングラス膜１５の
側方断面を露出しないよう、前工程のレジストパターン
Ｆよりも狭くする必要がある。このことは、同図（ｆ）
と同図（ｇ）とからも明らかである。
３のアルミ配線１８をフォトエッチングにより形成す
る。次に、この第３のアルミ配線１８の表面を保護する
絶縁膜１９を形成する（同図（ｇ）参照）。次に、同図
（ｈ）に示すボンディング用パッド２０作成と、スクラ
イブライン領域Ｓに対するエッチングを同時に行う。そ
のため、同図（ｇ）に示すごとく、所定形状のレジスト
パターン２５をまず形成する。このレジストパターン２
５において、レジストの欠けたＨで示した部分が前記ボ
ンディング用パッド２０に対するもの、又、同様Ｉで示
した部分がスクライブ領域Ｓに対するものである。符号
Ｉで示した部分の幅は、前記スピンオングラス膜１５の
側方断面を露出しないよう、前工程のレジストパターン
Ｆよりも狭くする必要がある。このことは、同図（ｆ）
と同図（ｇ）とからも明らかである。
【００２１】（７）以上述べた方法で、スクライブライ
ンＳを形成することにより、同図（ｈ）に示すごとく、
スピンオングラス膜１０，１５の側方断面をその上に形
成した絶縁膜１９により覆うことができる。以上の説明
は、ＩＣチップ１Ａの右側方のスクライブラインを中心
に行ったが、左側方はもとより、手前側及び奥側につい
ても、スクライブラインが在り、上述と同様な構成とな
っていることは言うまでもない。 以上述べたように、本実施例においても、スピンオング
ラス膜の断面を表面保護酸化膜により覆うので、この表
面保護酸化膜にボンディング用パッドをウェットエッチ
ング加工する際、エッチング液がスピンオングラス膜へ
浸み込むのを防ぐことができ、また、クラックの発生を
防げるので、機械的損傷を防止できるというメリットを
有する。又、特に工程を増すことなく実現できるという
メリットを有する。
ンＳを形成することにより、同図（ｈ）に示すごとく、
スピンオングラス膜１０，１５の側方断面をその上に形
成した絶縁膜１９により覆うことができる。以上の説明
は、ＩＣチップ１Ａの右側方のスクライブラインを中心
に行ったが、左側方はもとより、手前側及び奥側につい
ても、スクライブラインが在り、上述と同様な構成とな
っていることは言うまでもない。 以上述べたように、本実施例においても、スピンオング
ラス膜の断面を表面保護酸化膜により覆うので、この表
面保護酸化膜にボンディング用パッドをウェットエッチ
ング加工する際、エッチング液がスピンオングラス膜へ
浸み込むのを防ぐことができ、また、クラックの発生を
防げるので、機械的損傷を防止できるというメリットを
有する。又、特に工程を増すことなく実現できるという
メリットを有する。
【００２２】
【発明の効果】本発明によれば、スピンオングラス膜を
スクライブラインより内側に形成すると共にこのスピン
オングラス膜の側方断面を酸化膜により覆うことによ
り、ＩＣチップへのエッチング液の浸み込みや空隙の発
生を防止でき、信頼性の高い半導体装置が得られる。ま
た、ＩＣチップにスクライブする際、機械的損傷をうけ
ないので、高い歩留りでＩＣを製作でき、また、特に、
工程を増すこともない等、工業的価値が大きい。
スクライブラインより内側に形成すると共にこのスピン
オングラス膜の側方断面を酸化膜により覆うことによ
り、ＩＣチップへのエッチング液の浸み込みや空隙の発
生を防止でき、信頼性の高い半導体装置が得られる。ま
た、ＩＣチップにスクライブする際、機械的損傷をうけ
ないので、高い歩留りでＩＣを製作でき、また、特に、
工程を増すこともない等、工業的価値が大きい。
【００２３】
【図１】本発明の半導体装置の第一の実施例に係り、Ｉ
Ｃチップ切断前のスクライブライン近傍の部分拡大断面
斜視図である。
Ｃチップ切断前のスクライブライン近傍の部分拡大断面
斜視図である。
【図２】本発明の半導体装置の第２の実施例に係り、Ｉ
Ｃチップ切断前のスクライブライン近傍の部分拡大断面
図である。
Ｃチップ切断前のスクライブライン近傍の部分拡大断面
図である。
【図３】図２の半導体装置の製造方法を説明する図であ
る。
る。
【図４】従来例の半導体装置に係り、ＩＣチップ切断前
のスクライブライン近傍の部分拡大断面斜視図である。
のスクライブライン近傍の部分拡大断面斜視図である。
１，１Ａ，１Ｂ ＩＣチップ １０，１５ スピンオングラス膜 １９ 表面保護絶縁膜（絶縁膜） ２５ 第１の配線層間絶縁膜層（配線層間絶縁膜層） ２６ 第２の配線層間絶縁膜層（配線層間絶縁膜層） Ｓ スクライブライン
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成３年８月２９日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００４
【補正方法】変更
【補正内容】
【０００４】以下、同図を用いて、その構造について述
べるが、ＩＣチップ３１Ａと３１Ｂとは同一構造なの
で、３１Ａを中心に説明する。また、同図においては、
ＩＣチップ３１Ａ乃び３１Ｂの部分について図示した
が、実際には、間にスクライブラインを介して、多数の
ＩＣチップが基板３２上に多数形成されている。またＩ
Ｃチップ３１Ａ，３１Ｂを構成する各要素は同一なの
で、必要な時以外は、番号の後のＡ，Ｂを省略する。３
３はＩＣ素子の分離絶縁膜、３４は下側のＣＶＤ膜、３
５は平坦化のため形成したスピンオングラス膜、３６は
上側のＣＶＤ膜で、これら３４，３５及び３６で配線層
間絶縁膜層３８を構成している。３７は、この配線層間
絶縁膜層３８の上に形成された表面保護絶縁膜である。
これらの絶縁膜３３，３４，３５，３６，３７は、各絶
縁膜毎に、薄膜形成手段とフォトエッチング等の手段よ
って、順次、成膜、形成されるものである。また、各絶
縁膜が成膜、パターン加工される毎に、前記スクライブ
ラインＳＳも同時に形成される。このとき、このＩＣチ
ップ３１Ａ上の４点ＰＡ，ＱＡ，ＴＡ，ＲＡで囲まれた
側壁からは、同図に示すごとく、配線段差の平坦化に使
用しているスクライブライン膜３５の断面が、露出した
構造となっている。このスピンオングラス膜３５は、ケ
イ素化合物を主成分とする溶剤を塗布、焼成した酸化膜
であり、配線凸部には薄く、凹部には厚く形成される。
普通、前記スクライブラインＳＳ近傍には配線がなく、
ここに形成されるスピンオングラス膜３５の膜厚は、平
坦部に近いものである。
べるが、ＩＣチップ３１Ａと３１Ｂとは同一構造なの
で、３１Ａを中心に説明する。また、同図においては、
ＩＣチップ３１Ａ乃び３１Ｂの部分について図示した
が、実際には、間にスクライブラインを介して、多数の
ＩＣチップが基板３２上に多数形成されている。またＩ
Ｃチップ３１Ａ，３１Ｂを構成する各要素は同一なの
で、必要な時以外は、番号の後のＡ，Ｂを省略する。３
３はＩＣ素子の分離絶縁膜、３４は下側のＣＶＤ膜、３
５は平坦化のため形成したスピンオングラス膜、３６は
上側のＣＶＤ膜で、これら３４，３５及び３６で配線層
間絶縁膜層３８を構成している。３７は、この配線層間
絶縁膜層３８の上に形成された表面保護絶縁膜である。
これらの絶縁膜３３，３４，３５，３６，３７は、各絶
縁膜毎に、薄膜形成手段とフォトエッチング等の手段よ
って、順次、成膜、形成されるものである。また、各絶
縁膜が成膜、パターン加工される毎に、前記スクライブ
ラインＳＳも同時に形成される。このとき、このＩＣチ
ップ３１Ａ上の４点ＰＡ，ＱＡ，ＴＡ，ＲＡで囲まれた
側壁からは、同図に示すごとく、配線段差の平坦化に使
用しているスクライブライン膜３５の断面が、露出した
構造となっている。このスピンオングラス膜３５は、ケ
イ素化合物を主成分とする溶剤を塗布、焼成した酸化膜
であり、配線凸部には薄く、凹部には厚く形成される。
普通、前記スクライブラインＳＳ近傍には配線がなく、
ここに形成されるスピンオングラス膜３５の膜厚は、平
坦部に近いものである。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正内容】
【００１０】また、この上側のＣＶＤ酸化膜１１の上に
形成する表面保護絶縁膜１９は、これらの下側ＣＶＤ酸
化膜９、スピンオングラス膜１０及び上側のＣＶＤ酸化
膜１１の３つの側方断面を距離ＵＡ，ＹＡの厚さで覆う
と共に、ＩＣ素子の分離絶縁膜４の側方端面より距離Ｕ
Ａ，ＷＡだけ内側に留まるべく形成されている。同図に
おいては、ＩＣチップ１Ａに対して右側のみこの表面保
護絶縁膜１９に覆われているが、実際は左側方はもとよ
り、手前側及び奥側の側方端面とも、同様覆われてい
る。ＩＣチップ１Ｂあるいは他のＩＣチップに対して
も、同図に示すごとく、１Ａの場合と対応した符号を付
するものとする。また、ＩＣチップ１Ａに対して述べた
内容は、全てＩＣチップ１Ｂに対しても、全く同様に成
立つ。
形成する表面保護絶縁膜１９は、これらの下側ＣＶＤ酸
化膜９、スピンオングラス膜１０及び上側のＣＶＤ酸化
膜１１の３つの側方断面を距離ＵＡ，ＹＡの厚さで覆う
と共に、ＩＣ素子の分離絶縁膜４の側方端面より距離Ｕ
Ａ，ＷＡだけ内側に留まるべく形成されている。同図に
おいては、ＩＣチップ１Ａに対して右側のみこの表面保
護絶縁膜１９に覆われているが、実際は左側方はもとよ
り、手前側及び奥側の側方端面とも、同様覆われてい
る。ＩＣチップ１Ｂあるいは他のＩＣチップに対して
も、同図に示すごとく、１Ａの場合と対応した符号を付
するものとする。また、ＩＣチップ１Ａに対して述べた
内容は、全てＩＣチップ１Ｂに対しても、全く同様に成
立つ。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】変更
【補正内容】
【００１３】次に本発明の第２の実施例として、より複
雑で実際に近い例をあげ、これを元に、製造方法につい
ても述べる。図２は、本発明の半導体装置の第２の実施
例におけるＩＣチップ切断前のスクライブライン近傍の
部分拡大断面図である。同図において、図１と同一な要
素については同一の番号を付し、その説明を省略する。
同図において、１Ａは１個のＩＣチップ、３はＭＯＳト
ランジスタを構成するための熱酸化膜、５はゲート部を
構成するポリシリコン電極、８はソース部、ドレイン部
の電極である第１のアルミ配線、９，１０及び１１を合
せて第１の配線層間絶縁膜層２５、また、１４，１５及
び１６を合わせて第２の配線層間絶縁膜層２６、１３及
び１８はゲート部、ソース部、ドレイン部と他の部分と
を接続する第２及び第３のアルミ配線である。
雑で実際に近い例をあげ、これを元に、製造方法につい
ても述べる。図２は、本発明の半導体装置の第２の実施
例におけるＩＣチップ切断前のスクライブライン近傍の
部分拡大断面図である。同図において、図１と同一な要
素については同一の番号を付し、その説明を省略する。
同図において、１Ａは１個のＩＣチップ、３はＭＯＳト
ランジスタを構成するための熱酸化膜、５はゲート部を
構成するポリシリコン電極、８はソース部、ドレイン部
の電極である第１のアルミ配線、９，１０及び１１を合
せて第１の配線層間絶縁膜層２５、また、１４，１５及
び１６を合わせて第２の配線層間絶縁膜層２６、１３及
び１８はゲート部、ソース部、ドレイン部と他の部分と
を接続する第２及び第３のアルミ配線である。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】変更
【補正内容】
【００１４】本実施例においては、この第１の配線層間
絶縁膜層２５のスピンオングラス膜１０及び第２の配線
層間絶縁膜層２６のスピンオングラス膜１５の断面は、
同図からも明らかなように、表面保護絶縁膜１９又は絶
縁膜１９及び絶縁膜層２６によって覆われ、また、スピ
ンオングラス膜１５の側方端部がスクライブラインＳの
端より内側に形成するごとく構成されている。この点が
本実施例の特徴であるが、考え方は第１の実施例の場合
と同様である。
絶縁膜層２５のスピンオングラス膜１０及び第２の配線
層間絶縁膜層２６のスピンオングラス膜１５の断面は、
同図からも明らかなように、表面保護絶縁膜１９又は絶
縁膜１９及び絶縁膜層２６によって覆われ、また、スピ
ンオングラス膜１５の側方端部がスクライブラインＳの
端より内側に形成するごとく構成されている。この点が
本実施例の特徴であるが、考え方は第１の実施例の場合
と同様である。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００２１
【補正方法】変更
【補正内容】
【００２１】（７）以上述べた方法で、スクライブライ
ンＳを形成することにより、同図（ｈ）に示すごとく、
スピンオングラス膜１０，１５の側方断面をその上に形
成した絶縁膜１９又は絶縁膜１９及び絶縁膜層２６によ
り覆うことができる。以上の説明は、ＩＣチップ１Ａの
右側方のスクライブラインを中心に行ったが、左側方は
もとより、手前側及び奥側についても、スクライブライ
ンが在り、上述と同様な構成となっていることは言うま
でもない。 以上述べたように、本実施例においても、スピンオング
ラス膜の断面を表面保護酸化膜により覆うので、この表
面保護酸化膜にボンディング用パッドをウェットエッチ
ング加工する際、エッチング液がスピンオングラス膜へ
浸み込むのを防ぐことができ、また、クラックの発生を
防げるので、機械的損傷を防止できるというメリットを
有する。又、特に工程を増すことなく実現できるという
メリットを有する。
ンＳを形成することにより、同図（ｈ）に示すごとく、
スピンオングラス膜１０，１５の側方断面をその上に形
成した絶縁膜１９又は絶縁膜１９及び絶縁膜層２６によ
り覆うことができる。以上の説明は、ＩＣチップ１Ａの
右側方のスクライブラインを中心に行ったが、左側方は
もとより、手前側及び奥側についても、スクライブライ
ンが在り、上述と同様な構成となっていることは言うま
でもない。 以上述べたように、本実施例においても、スピンオング
ラス膜の断面を表面保護酸化膜により覆うので、この表
面保護酸化膜にボンディング用パッドをウェットエッチ
ング加工する際、エッチング液がスピンオングラス膜へ
浸み込むのを防ぐことができ、また、クラックの発生を
防げるので、機械的損傷を防止できるというメリットを
有する。又、特に工程を増すことなく実現できるという
メリットを有する。
【手続補正６】
【補正対象書類名】図面
【補正対象項目名】図１
【補正方法】変更
【補正内容】
【図１】 ─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成４年６月２９日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】図面の簡単な説明
【補正方法】変更
【補正内容】
【図面の簡単な説明】
【図１】本発明の半導体装置の第一の実施例に係り、Ｉ
Ｃチップ切断前のスクライブライン近傍の部分拡大断面
斜視図である。
Ｃチップ切断前のスクライブライン近傍の部分拡大断面
斜視図である。
【図２】本発明の半導体装置の第２の実施例に係り、Ｉ
Ｃチップ切断前のスクライブライン近傍の部分拡大断面
図である。
Ｃチップ切断前のスクライブライン近傍の部分拡大断面
図である。
【図３】図２の半導体装置の製造方法を説明する図であ
る。
る。
【図４】図２の半導体装置の製造方法を説明する図であ
る。
る。
【図５】図２の半導体装置の製造方法を説明する図であ
る。
る。
【図６】従来例の半導体装置に係り、ＩＣチップ切断前
のスクライブライン近傍の部分拡大断面斜視図である。
のスクライブライン近傍の部分拡大断面斜視図である。
【符号の説明】 １，１Ａ，１Ｂ ＩＣチップ １０，１５ スピンオングラス膜 １９ 表面保護絶縁膜（絶縁膜） ２５ 第１の配線層間絶縁膜層（配線層間絶縁膜層） ２６ 第２の配線層間絶縁膜層（配線層間絶縁膜層） Ｓ スクライブライン
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】図３
【補正方法】変更
【補正内容】
【図３】
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】図４
【補正方法】変更
【補正内容】
【図４】
【手続補正４】
【補正対象書類名】図面
【補正対象項目名】図５
【補正方法】追加
【補正内容】
【図５】
【手続補正５】
【補正対象書類名】図面
【補正対象項目名】図６
【補正方法】追加
【補正内容】
【図６】
Claims (2)
- 【請求項１】 スクライブラインにより各ＩＣチップに
分割可能な構造で、かつ、少なくともスピンオングラス
膜を有する配線層間絶縁膜を含む多層構造の半導体装置
において、少なくとも前記スピンオングラス膜の前記ス
クライブラインに臨む側端面を表面保護絶縁膜により覆
ったことを特徴とする半導体装置。 - 【請求項２】 請求項１記載の半導体装置を前記スクラ
イブラインにより分割したＩＣチップを使用した半導体
素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3667991A JPH0645315A (ja) | 1991-02-06 | 1991-02-06 | 半導体装置及び半導体素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3667991A JPH0645315A (ja) | 1991-02-06 | 1991-02-06 | 半導体装置及び半導体素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0645315A true JPH0645315A (ja) | 1994-02-18 |
Family
ID=12476542
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3667991A Pending JPH0645315A (ja) | 1991-02-06 | 1991-02-06 | 半導体装置及び半導体素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0645315A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5786632A (en) * | 1993-10-14 | 1998-07-28 | Micron Technology, Inc. | Semiconductor package |
| US5861660A (en) * | 1995-08-21 | 1999-01-19 | Stmicroelectronics, Inc. | Integrated-circuit die suitable for wafer-level testing and method for forming the same |
| EP2008765A1 (en) | 2007-06-25 | 2008-12-31 | Fanuc Ltd | Machine tool with mist disposal structure |
| DE102008037947A1 (de) | 2008-03-17 | 2009-10-08 | Mitsubishi Electric Corp. | Element-Wafer und Verfahren zu dessen Herstellung |
-
1991
- 1991-02-06 JP JP3667991A patent/JPH0645315A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5786632A (en) * | 1993-10-14 | 1998-07-28 | Micron Technology, Inc. | Semiconductor package |
| US5861660A (en) * | 1995-08-21 | 1999-01-19 | Stmicroelectronics, Inc. | Integrated-circuit die suitable for wafer-level testing and method for forming the same |
| US5883008A (en) * | 1995-08-21 | 1999-03-16 | Stmicroelectronics, Inc. | Integrated circuit die suitable for wafer-level testing and method for forming the same |
| EP2008765A1 (en) | 2007-06-25 | 2008-12-31 | Fanuc Ltd | Machine tool with mist disposal structure |
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