JPH0645348A - 交流スイッチ - Google Patents
交流スイッチInfo
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- JPH0645348A JPH0645348A JP5057053A JP5705393A JPH0645348A JP H0645348 A JPH0645348 A JP H0645348A JP 5057053 A JP5057053 A JP 5057053A JP 5705393 A JP5705393 A JP 5705393A JP H0645348 A JPH0645348 A JP H0645348A
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D8/00—Diodes
- H10D8/80—PNPN diodes, e.g. Shockley diodes or break-over diodes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
- H10D62/141—Anode or cathode regions of thyristors; Collector or emitter regions of gated bipolar-mode devices, e.g. of IGBTs
- H10D62/142—Anode regions of thyristors or collector regions of gated bipolar-mode devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/101—Integrated devices comprising main components and built-in components, e.g. IGBT having built-in freewheel diode
- H10D84/131—Thyristors having built-in components
- H10D84/135—Thyristors having built-in components the built-in components being diodes
- H10D84/136—Thyristors having built-in components the built-in components being diodes in anti-parallel configurations, e.g. reverse current thyristor [RCT]
Landscapes
- Thyristors (AREA)
- Thyristor Switches And Gates (AREA)
Abstract
(57)【要約】
【目的】 交流スイッチのモノリシック化を実現する。
【構成】 交流スイッチは、第１の、および第２の主端
子を通して第１のサイリスタを含み、それは、第１のダ
イオードと並列にしかし逆方向に配置され、かつ第２の
ダイオードと並列にしかし逆方向に配置される第２のサ
イリスタと直列に配置される。第１のサイリスタは、そ
のゲート端子がゲート区域に接続される。第２のサイリ
スタと第２のダイオードとは、同じ基板内に垂直に実現
され、それらの導通区域は、密接に配置され、それによ
って、第２のダイオードの導通期間に続く極性反転は、
第２のサイリスタを導通状態にさせる。
子を通して第１のサイリスタを含み、それは、第１のダ
イオードと並列にしかし逆方向に配置され、かつ第２の
ダイオードと並列にしかし逆方向に配置される第２のサ
イリスタと直列に配置される。第１のサイリスタは、そ
のゲート端子がゲート区域に接続される。第２のサイリ
スタと第２のダイオードとは、同じ基板内に垂直に実現
され、それらの導通区域は、密接に配置され、それによ
って、第２のダイオードの導通期間に続く極性反転は、
第２のサイリスタを導通状態にさせる。
Description
【０００１】
【発明の分野】この発明は、中、または高圧交流スイッ
チに関し、特に予め定められた半周期の期間のみトリガ
でき、その次の半周期の期間は自動的に導通状態にとど
まる交流スイッチのモノリシック化に関するものであ
る。
チに関し、特に予め定められた半周期の期間のみトリガ
でき、その次の半周期の期間は自動的に導通状態にとど
まる交流スイッチのモノリシック化に関するものであ
る。
【０００２】
【関連技術の議論】現在のところ、その導通状態がその
ゲートとその主端子のうちの１つとの間に与えられる信
号によってトリガされるトライアックは一般に使用され
る交流スイッチである。このスイッチは電流の各々のゼ
ロ交差で再び遮断される。したがって、それは半周期ご
とに制御されなければならない。
ゲートとその主端子のうちの１つとの間に与えられる信
号によってトリガされるトライアックは一般に使用され
る交流スイッチである。このスイッチは電流の各々のゼ
ロ交差で再び遮断される。したがって、それは半周期ご
とに制御されなければならない。
【０００３】トライアックの動作は、図１（Ａ）−図１
（Ｄ）において概略的に示されており、図１（Ａ）は主
端子電圧の波形を示し、図１（Ｂ）はトライアックのゲ
ートに与えられる制御パルスＩg を示し、図１（Ｃ）は
トライアックを通して流れる電流を示し、図１（Ｄ）は
トライアックにかかる電圧を示している。簡潔にするた
めに、この例では、電圧と電流との間に位相のずれはな
いものと仮定する。
（Ｄ）において概略的に示されており、図１（Ａ）は主
端子電圧の波形を示し、図１（Ｂ）はトライアックのゲ
ートに与えられる制御パルスＩg を示し、図１（Ｃ）は
トライアックを通して流れる電流を示し、図１（Ｄ）は
トライアックにかかる電圧を示している。簡潔にするた
めに、この例では、電圧と電流との間に位相のずれはな
いものと仮定する。
【０００４】もし制御パルスＩg が主端子電圧の正の、
または負の半周期の間に与えられればトライアックは導
通状態に入るということ、およびそれは電流の各々のゼ
ロ交差で再び遮断され、かつもしそこへ制御パルスが与
えられなければ、遮断状態を維持するということを認め
ることができる。
または負の半周期の間に与えられればトライアックは導
通状態に入るということ、およびそれは電流の各々のゼ
ロ交差で再び遮断され、かつもしそこへ制御パルスが与
えられなければ、遮断状態を維持するということを認め
ることができる。
【０００５】このようなデバイスは、位相制御モードで
の出力調整のために効果的であることが立証された。し
かしながら、いくつかの欠点は、トライアックの構造お
よびいくつかの応用においては、本質的に避けられな
い。
の出力調整のために効果的であることが立証された。し
かしながら、いくつかの欠点は、トライアックの構造お
よびいくつかの応用においては、本質的に避けられな
い。
【０００６】− トライアックの幾何学的構造は、特に
ゲート領域に対応する区域に関しては、複雑であり、そ
のことがトライアックの製造を難しいものにしている。
ゲート領域に対応する区域に関しては、複雑であり、そ
のことがトライアックの製造を難しいものにしている。
【０００７】− この複雑な幾何学的構造は、一般的に
低いゲート感度を有するトライアックの性能を制限す
る。したがって、高い感度が必要とされるいくつかの応
用においては、整流ブリッジと組合わせられたサイリス
タがトライアックの代わりに用いられる。つまりモノリ
シックデバイスは使用されない。
低いゲート感度を有するトライアックの性能を制限す
る。したがって、高い感度が必要とされるいくつかの応
用においては、整流ブリッジと組合わせられたサイリス
タがトライアックの代わりに用いられる。つまりモノリ
シックデバイスは使用されない。
【０００８】− いくつかの応用においては、たとえば
スイッチが変圧器と直列に配置されると、最後の導通状
態の極性と逆の極性を有する半周期の間、再びトライア
ックをトリガすることは、磁化／減磁現象によって引き
起こされた過度の電流のサージに関連した欠点を防止す
るために休止状態の後がより効果的である。これらの現
象のため、最後の導通の半周期の極性を記憶し、かつそ
の逆の極性を有する半周期の間のみ次のトリガを許可す
る複雑な制御回路とトライアックを組合わせることが必
須となる。
スイッチが変圧器と直列に配置されると、最後の導通状
態の極性と逆の極性を有する半周期の間、再びトライア
ックをトリガすることは、磁化／減磁現象によって引き
起こされた過度の電流のサージに関連した欠点を防止す
るために休止状態の後がより効果的である。これらの現
象のため、最後の導通の半周期の極性を記憶し、かつそ
の逆の極性を有する半周期の間のみ次のトリガを許可す
る複雑な制御回路とトライアックを組合わせることが必
須となる。
【０００９】
【発明の概要】後者の欠点を防止するため、この発明の
目的は、図２（Ａ）−図２（Ｄ）に示された特徴を有す
るモノリシックデバイスを実現することであり、図２
（Ａ）は、図１（Ａ）と同様、主端子電圧を示し、図２
（Ｂ）は、デバイスのゲートに与えられる制御パルスＩ
g を示し、図２（Ｃ）および図２（Ｄ）はそれぞれデバ
イスを通る電流Ｉおよびデバイスの端子にかかる電圧Ｖ
を示している。この発明の目的は、予め定められた主端
子電圧の極性、たとえば正の極性を有する半周期の間に
発生する制御パルスＩg 1 が、そのときの半周期の終わ
りの間とその次の半周期のすべての間スイッチを導通状
態にさせ、一方、主端子電圧の極性と逆の極性を有する
半周期の間に発生する制御パルスＩg 2 はスイッチの導
通に影響を及ぼさないということである。
目的は、図２（Ａ）−図２（Ｄ）に示された特徴を有す
るモノリシックデバイスを実現することであり、図２
（Ａ）は、図１（Ａ）と同様、主端子電圧を示し、図２
（Ｂ）は、デバイスのゲートに与えられる制御パルスＩ
g を示し、図２（Ｃ）および図２（Ｄ）はそれぞれデバ
イスを通る電流Ｉおよびデバイスの端子にかかる電圧Ｖ
を示している。この発明の目的は、予め定められた主端
子電圧の極性、たとえば正の極性を有する半周期の間に
発生する制御パルスＩg 1 が、そのときの半周期の終わ
りの間とその次の半周期のすべての間スイッチを導通状
態にさせ、一方、主端子電圧の極性と逆の極性を有する
半周期の間に発生する制御パルスＩg 2 はスイッチの導
通に影響を及ぼさないということである。
【００１０】この発明の他の目的は、単純な幾何学的構
造を有するモノリシックデバイスを提供することであ
る。
造を有するモノリシックデバイスを提供することであ
る。
【００１１】この発明のさらに他の目的は、ゲート感
度、順方向および逆方向耐圧、ならびに寄生のｄＩ／ｄ
ＴおよびｄＶ／ｄＴによるトリガに抵抗する能力、等の
所望の特徴を有するようなモノリシックデバイスを提供
することである。
度、順方向および逆方向耐圧、ならびに寄生のｄＩ／ｄ
ＴおよびｄＶ／ｄＴによるトリガに抵抗する能力、等の
所望の特徴を有するようなモノリシックデバイスを提供
することである。
【００１２】これらの目的および他の目的を達成するた
めに、この発明は、第１の、および第２の主端子と、ゲ
ート端子とを含む交流スイッチを形成するモノリシック
半導体デバイスを提供する。第１の主端子と第２の主端
子との間に、第１のサイリスタが第１のダイオードと並
列にかつ逆方向に配置され、かつ、第２のダイオードと
並列にかつ逆方向に配置される第２のサイリスタと直列
に、配置される。第１のサイリスタは、その制御端子が
ゲート領域に接続される。第２のサイリスタおよび第２
のダイオードは同じ基板内に垂直に実現され、それらの
導通区域は密接に噛み合わせられ、それによって第２の
ダイオードの導通期間に続く極性反転は、第２のサイリ
スタを導通状態にさせる。
めに、この発明は、第１の、および第２の主端子と、ゲ
ート端子とを含む交流スイッチを形成するモノリシック
半導体デバイスを提供する。第１の主端子と第２の主端
子との間に、第１のサイリスタが第１のダイオードと並
列にかつ逆方向に配置され、かつ、第２のダイオードと
並列にかつ逆方向に配置される第２のサイリスタと直列
に、配置される。第１のサイリスタは、その制御端子が
ゲート領域に接続される。第２のサイリスタおよび第２
のダイオードは同じ基板内に垂直に実現され、それらの
導通区域は密接に噛み合わせられ、それによって第２の
ダイオードの導通期間に続く極性反転は、第２のサイリ
スタを導通状態にさせる。
【００１３】低ドープされた半導体基板から第１の導電
型のモノリシックデバイスの形で実現される交流スイッ
チは、その上面から、第２の導電型の第１の、および第
２の互いに離れた領域を含む。第１の領域の一部は、ゲ
ート電極の部分であり、第１の導電型の第３の領域の拡
散を含む。第３の領域、および第１の領域の一部は、金
属膜で被覆される。デバイスの下面は、第３の領域の下
に第２の導電型の第４の領域を含み、第２の領域の残り
の部分の下に第１の導電型の第５の領域を含む。第２の
領域は、第１の導電型の互いに離された区域を含む。基
板の下表面は、第２の領域の前に、第１の、および第２
の導電型の第６の、および第７の交互のかつ互いに離れ
た領域を含む。下面は、第２の領域および互いに離され
た区域の表面と同様に金属膜で被覆される。
型のモノリシックデバイスの形で実現される交流スイッ
チは、その上面から、第２の導電型の第１の、および第
２の互いに離れた領域を含む。第１の領域の一部は、ゲ
ート電極の部分であり、第１の導電型の第３の領域の拡
散を含む。第３の領域、および第１の領域の一部は、金
属膜で被覆される。デバイスの下面は、第３の領域の下
に第２の導電型の第４の領域を含み、第２の領域の残り
の部分の下に第１の導電型の第５の領域を含む。第２の
領域は、第１の導電型の互いに離された区域を含む。基
板の下表面は、第２の領域の前に、第１の、および第２
の導電型の第６の、および第７の交互のかつ互いに離れ
た領域を含む。下面は、第２の領域および互いに離され
た区域の表面と同様に金属膜で被覆される。
【００１４】この発明の実施例によれば、第７の領域
は、互いに離れた区域の突起（projections;島領域）の
間に配置される。
は、互いに離れた区域の突起（projections;島領域）の
間に配置される。
【００１５】この発明の実施例によれば、基板のドープ
レベルに関して高ドープレベルを有する第１の導電型の
第８の領域は、第１の、および第２の領域の間に配置さ
れる。
レベルに関して高ドープレベルを有する第１の導電型の
第８の領域は、第１の、および第２の領域の間に配置さ
れる。
【００１６】この発明の実施例によれば、基板のドープ
レベルに関して高ドープレベルを有する第１の導電型の
第９の領域は、基板の上面の周辺部に配置される。
レベルに関して高ドープレベルを有する第１の導電型の
第９の領域は、基板の上面の周辺部に配置される。
【００１７】この発明の前述の、および他の目的と特徴
と観点と利点とは、次に述べる実施例の詳細な説明から
明らかになるであろう。そしてそれは、添付の図面とと
もに読まれなければならない。
と観点と利点とは、次に述べる実施例の詳細な説明から
明らかになるであろう。そしてそれは、添付の図面とと
もに読まれなければならない。
【００１８】
【実施例の詳細な説明】図３に示されているように、こ
の発明は、モノリシック半導体デバイスの実現を目的と
しており、それはダイオードＤ１と並列であるが逆方向
（反平行と呼ばれる）で、ゲート電極Ｇを有する第１の
従来のサイリスタＴｈ１を含む。ダイオードＤ１は、ダ
イオードＤ２と反平行である第２のサイリスタＴｈ２と
直列に配置され、デバイスは、端子Ａ２とＡ１とに接続
される。したがって、デバイスは、２つの主端子Ａ２お
よびＡ１、ならびにゲート端子Ｇを含む。そのため、ダ
イオードＤ２が先行の半周期の間に導通状態であると、
サイリスタＴｈ１は自動的に半周期の間、導通状態にな
る。したがって、端子Ａ１が端子Ａ２に関して正であれ
ば、電流は、サイリスタＴｈ１がゲート制御パルスを受
取っていればダイオードＤ２とサイリスタＴｈ１とを通
り、端子Ａ１とＡ２とを介して流れることが可能であ
る。端子Ａ２が端子Ａ１に関して正であるとき、ダイオ
ードＤ２が前半周期の間、導通状態であれば、電流は、
ダイオードＤ１とサイリスタＴｈ２とを通って流れる。
の発明は、モノリシック半導体デバイスの実現を目的と
しており、それはダイオードＤ１と並列であるが逆方向
（反平行と呼ばれる）で、ゲート電極Ｇを有する第１の
従来のサイリスタＴｈ１を含む。ダイオードＤ１は、ダ
イオードＤ２と反平行である第２のサイリスタＴｈ２と
直列に配置され、デバイスは、端子Ａ２とＡ１とに接続
される。したがって、デバイスは、２つの主端子Ａ２お
よびＡ１、ならびにゲート端子Ｇを含む。そのため、ダ
イオードＤ２が先行の半周期の間に導通状態であると、
サイリスタＴｈ１は自動的に半周期の間、導通状態にな
る。したがって、端子Ａ１が端子Ａ２に関して正であれ
ば、電流は、サイリスタＴｈ１がゲート制御パルスを受
取っていればダイオードＤ２とサイリスタＴｈ１とを通
り、端子Ａ１とＡ２とを介して流れることが可能であ
る。端子Ａ２が端子Ａ１に関して正であるとき、ダイオ
ードＤ２が前半周期の間、導通状態であれば、電流は、
ダイオードＤ１とサイリスタＴｈ２とを通って流れる。
【００１９】図４は、この発明によるデバイスの例示的
な実施例の概略断面図である。図４の右側の部分には、
反平行のダイオードを有するサイリスタの従来の構造が
示されている。図面の左側の部分は、以下に開示される
ように、構成要素Ｄ２およびＴｈ２を示している。
な実施例の概略断面図である。図４の右側の部分には、
反平行のダイオードを有するサイリスタの従来の構造が
示されている。図面の左側の部分は、以下に開示される
ように、構成要素Ｄ２およびＴｈ２を示している。
【００２０】まず、デバイスの構造の右側の部分が記述
される。デバイスは、Ｎ型の基板Ｎ１から形成され、そ
の上面には、サイリスタのゲートとダイオードＤ１のア
ノード層とを形成するＰ型の層Ｐ２が拡散される。Ｎ型
の領域Ｎ２は、サイリスタのカソードを形成するため
に、領域Ｐ２に拡散される。図面は、従来どおり層Ｎ２
を通りデバイスの表面まで通過し、かつ従来からエミッ
タ短絡と呼ばれるものを構成する領域Ｐ２の区域を示し
ている。既知のように、これらのエミッタ短絡は非常に
小さく、たとえば直径約１μｍである。領域Ｐ２の右側
の部分は、拡散された領域Ｎ２を含まず、かつダイオー
ドＤ１のアノードに対応する。領域Ｐ２のサイリスタの
部分（領域Ｎ２が拡散される部分）の下にサイリスタＴ
ｈ１のアノードに対応するＰ型の領域Ｐ３が、デバイス
の下面から形成される。領域Ｐ２のダイオードの部分
（Ｎ型の拡散がなされておらず、ゲート区域以外の部
分）の下に、ダイオードＤ１のカソードに対応するＮ型
の領域Ｎ３が形成される。好ましくは、領域Ｐ３は、ダ
イオードＤ１の導通とサイリスタＴｈ１の導通との間の
干渉を防止するため領域Ｎ２の突起よりも外側に突き出
ている。構造は、反平行のダイオードを有するサイリス
タの従来の構造と同じであるので、これ以上詳細には記
述されない。金属膜Ａ２は、層Ｎ２およびＰ２の上に堆
積される。下面は、特に領域Ｐ３およびＮ３に接触させ
るために金属膜Ｍで被覆されている。
される。デバイスは、Ｎ型の基板Ｎ１から形成され、そ
の上面には、サイリスタのゲートとダイオードＤ１のア
ノード層とを形成するＰ型の層Ｐ２が拡散される。Ｎ型
の領域Ｎ２は、サイリスタのカソードを形成するため
に、領域Ｐ２に拡散される。図面は、従来どおり層Ｎ２
を通りデバイスの表面まで通過し、かつ従来からエミッ
タ短絡と呼ばれるものを構成する領域Ｐ２の区域を示し
ている。既知のように、これらのエミッタ短絡は非常に
小さく、たとえば直径約１μｍである。領域Ｐ２の右側
の部分は、拡散された領域Ｎ２を含まず、かつダイオー
ドＤ１のアノードに対応する。領域Ｐ２のサイリスタの
部分（領域Ｎ２が拡散される部分）の下にサイリスタＴ
ｈ１のアノードに対応するＰ型の領域Ｐ３が、デバイス
の下面から形成される。領域Ｐ２のダイオードの部分
（Ｎ型の拡散がなされておらず、ゲート区域以外の部
分）の下に、ダイオードＤ１のカソードに対応するＮ型
の領域Ｎ３が形成される。好ましくは、領域Ｐ３は、ダ
イオードＤ１の導通とサイリスタＴｈ１の導通との間の
干渉を防止するため領域Ｎ２の突起よりも外側に突き出
ている。構造は、反平行のダイオードを有するサイリス
タの従来の構造と同じであるので、これ以上詳細には記
述されない。金属膜Ａ２は、層Ｎ２およびＰ２の上に堆
積される。下面は、特に領域Ｐ３およびＮ３に接触させ
るために金属膜Ｍで被覆されている。
【００２１】図４の左側の部分には、噛合態様に形成さ
れた、サイリスタおよび垂直ダイオードの構造が示され
ている。
れた、サイリスタおよび垂直ダイオードの構造が示され
ている。
【００２２】基板Ｎ１の上面には、領域Ｐ４が形成さ
れ、領域Ｐ２も同時に実現される。領域Ｐ４には、十分
に間隔が開けられるように、Ｎ型の領域Ｎ４が形成さ
れ、Ｎ２も同時に実現される。基板の下面から、交互に
配置されたＰ５とＮ５とが形成される。好ましくは、強
制的にではないが、領域Ｎ５は、領域Ｎ４と位置が合う
ように配置される。金属膜Ａ１は、領域Ｐ４とそれに組
込まれた領域Ｎ４との組合わせの上に形成される。領域
Ｐ５とＮ５とは、下面の金属膜Ｍによって覆われる。し
たがって、金属膜Ａ１とＭとの間に、層Ｎ４−Ｐ４−Ｎ
１−Ｐ５によって形成される要素サイリスタｔｈ２が配
置され、その電極Ａ１はカソードを形成し、金属膜Ｍは
アノードを形成する。層Ｐ４−Ｎ１−Ｎ５によって形成
される要素ダイオードｄ２もまた形成され、その電極Ａ
１はアノードを形成し、金属膜Ｍはカソードを形成す
る。
れ、領域Ｐ２も同時に実現される。領域Ｐ４には、十分
に間隔が開けられるように、Ｎ型の領域Ｎ４が形成さ
れ、Ｎ２も同時に実現される。基板の下面から、交互に
配置されたＰ５とＮ５とが形成される。好ましくは、強
制的にではないが、領域Ｎ５は、領域Ｎ４と位置が合う
ように配置される。金属膜Ａ１は、領域Ｐ４とそれに組
込まれた領域Ｎ４との組合わせの上に形成される。領域
Ｐ５とＮ５とは、下面の金属膜Ｍによって覆われる。し
たがって、金属膜Ａ１とＭとの間に、層Ｎ４−Ｐ４−Ｎ
１−Ｐ５によって形成される要素サイリスタｔｈ２が配
置され、その電極Ａ１はカソードを形成し、金属膜Ｍは
アノードを形成する。層Ｐ４−Ｎ１−Ｎ５によって形成
される要素ダイオードｄ２もまた形成され、その電極Ａ
１はアノードを形成し、金属膜Ｍはカソードを形成す
る。
【００２３】電極Ａ１が、電極Ａ２に関して正であり、
かつサイリスタＴｈ１が導通状態に入るように制御され
ると、電流は、要素ダイオードｄ２を通って流れ、図面
の左側の部分に破線で描かれている導電区域を確立す
る。
かつサイリスタＴｈ１が導通状態に入るように制御され
ると、電流は、要素ダイオードｄ２を通って流れ、図面
の左側の部分に破線で描かれている導電区域を確立す
る。
【００２４】電圧が、デバイスを通して逆にされる瞬間
に、電流は阻止される。しかしながら、ダイオードｄ２
の先行の導通状態の間に要素サイリスタｔｈ２の近傍に
注入される電荷、特に低ドープされた層Ｎ１における過
剰の電荷は、即座にはなくならない。したがって、順方
向にバイアスされた小型のサイリスタｔｈ２は、それら
の層Ｎ１になおも電荷を有する。これらの電荷は、ゲー
ト電流の役割を果たし、サイリスタｔｈ２を自然にトリ
ガされるようにさせる。したがって、外部作用なしに、
ダイオードＤ１とサイリスタｔｈ２とを通してＡ２から
Ａ１への導通が確立される。この導通は、端子Ａ１とＡ
２とを流れる電流が中止されるまで、継続される。しか
しながら、サイリスタＴｈ１は、従来と同様ダイオード
Ｄ１の構造とは明確に分離された構造を有するものの、
それは自動的にはトリガされない。これは、層Ｎ１がサ
イリスタＴｈ１のカソードの領域の下にキャリアを含ま
ないためである。
に、電流は阻止される。しかしながら、ダイオードｄ２
の先行の導通状態の間に要素サイリスタｔｈ２の近傍に
注入される電荷、特に低ドープされた層Ｎ１における過
剰の電荷は、即座にはなくならない。したがって、順方
向にバイアスされた小型のサイリスタｔｈ２は、それら
の層Ｎ１になおも電荷を有する。これらの電荷は、ゲー
ト電流の役割を果たし、サイリスタｔｈ２を自然にトリ
ガされるようにさせる。したがって、外部作用なしに、
ダイオードＤ１とサイリスタｔｈ２とを通してＡ２から
Ａ１への導通が確立される。この導通は、端子Ａ１とＡ
２とを流れる電流が中止されるまで、継続される。しか
しながら、サイリスタＴｈ１は、従来と同様ダイオード
Ｄ１の構造とは明確に分離された構造を有するものの、
それは自動的にはトリガされない。これは、層Ｎ１がサ
イリスタＴｈ１のカソードの領域の下にキャリアを含ま
ないためである。
【００２５】図５は、図４の構造の等価回路を示し、図
３の等価回路と同じ型のものである。図５は、ダイオー
ドｄ２とサイリスタｔｈ２とを概略的に示している。
３の等価回路と同じ型のものである。図５は、ダイオー
ドｄ２とサイリスタｔｈ２とを概略的に示している。
【００２６】この発明が、非常に概略的に記述されてき
た。当業者は、特定の要求を満たすために様々な層のド
ープレベルを調整することができ、当業者は明らかにさ
まざまな代替構造を思いつくであろう。たとえば、図４
に示されているように、Ｎ型の領域Ｎ６は、領域Ｐ２お
よびＰ４の間、ならびにデバイスの下方の周辺部の領域
Ｎ７と同様にデバイスの上方の周辺部に設けることがで
きる。
た。当業者は、特定の要求を満たすために様々な層のド
ープレベルを調整することができ、当業者は明らかにさ
まざまな代替構造を思いつくであろう。たとえば、図４
に示されているように、Ｎ型の領域Ｎ６は、領域Ｐ２お
よびＰ４の間、ならびにデバイスの下方の周辺部の領域
Ｎ７と同様にデバイスの上方の周辺部に設けることがで
きる。
【００２７】サイリスタＴｈ１とダイオードＤ１とに関
しては、この技術分野において既知の、すべての従来の
改善がなされることが可能である。たとえば、サイリス
タは、ゲート増幅型であることが可能である。
しては、この技術分野において既知の、すべての従来の
改善がなされることが可能である。たとえば、サイリス
タは、ゲート増幅型であることが可能である。
【００２８】この発明によるデバイスが両方向に流れる
電流に対して対称的な特性を有することを確実にするた
めに、シリコンの表面は、互いに一致しなければならな
い。Ｓ１を領域Ｎ２の表面とし（表面の小さいエミッタ
短絡は無視する）、Ｓ２をダイオードＤ１に対応する領
域Ｐ２の表面とすれば（表面Ｓ２は一般的に、表面Ｓ１
のほぼ半分である）、領域Ｎ４の全表面はＳ１とおおよ
そ等しくなるように選択され、領域Ｐ４の分散された表
面の部分は、表面Ｓ２とおおよそ等しい表面を有する。
電流に対して対称的な特性を有することを確実にするた
めに、シリコンの表面は、互いに一致しなければならな
い。Ｓ１を領域Ｎ２の表面とし（表面の小さいエミッタ
短絡は無視する）、Ｓ２をダイオードＤ１に対応する領
域Ｐ２の表面とすれば（表面Ｓ２は一般的に、表面Ｓ１
のほぼ半分である）、領域Ｎ４の全表面はＳ１とおおよ
そ等しくなるように選択され、領域Ｐ４の分散された表
面の部分は、表面Ｓ２とおおよそ等しい表面を有する。
【００２９】様々な幾何学的パターンは、この発明によ
るデバイスの実現のために採用されることが可能であ
る。たとえば、上からもわかるように、領域Ｎ４は、領
域Ｐ４のストライプと交互に配置されたストライプのよ
うに形成されることが可能である。
るデバイスの実現のために採用されることが可能であ
る。たとえば、上からもわかるように、領域Ｎ４は、領
域Ｐ４のストライプと交互に配置されたストライプのよ
うに形成されることが可能である。
【００３０】このように、この発明のある特定の実施例
が記述されてきたが、様々な変更、修正および改善を、
当業者は容易に思いつくであろう。明らかにこの開示に
よってなされた変更、修正および改善は、この中に特に
述べられてはいないが、この開示の一部であり、かつこ
の発明の意図および領域内のものである。したがって、
先の記述は、例のためだけのものであり、それに制限さ
れるものではない。この発明は、前掲の請求およびそれ
に相当するものにおいて規定されるようにのみ制限され
る。
が記述されてきたが、様々な変更、修正および改善を、
当業者は容易に思いつくであろう。明らかにこの開示に
よってなされた変更、修正および改善は、この中に特に
述べられてはいないが、この開示の一部であり、かつこ
の発明の意図および領域内のものである。したがって、
先の記述は、例のためだけのものであり、それに制限さ
れるものではない。この発明は、前掲の請求およびそれ
に相当するものにおいて規定されるようにのみ制限され
る。
【図１】（Ａ）−（Ｄ）は、従来のトライアックの動作
を概略的に示すタイミング図である。
を概略的に示すタイミング図である。
【図２】（Ａ）−（Ｄ）は、この発明によるデバイスの
所望の動作態様を概略的に示すタイミング図である。
所望の動作態様を概略的に示すタイミング図である。
【図３】この発明によるデバイスの等価回路の回路図で
ある。
ある。
【図４】寸法比を正確には示していないが、この発明に
よるデバイスの概略断面図である。
よるデバイスの概略断面図である。
【図５】この発明によるデバイスの等価回路のさらに詳
細な回路図である。
細な回路図である。
【符号の説明】 Ｄ１ ダイオード ｄ２ 要素ダイオード Ｇ ゲート電極 Ｍ 金属膜 Ｔｈ１ サイリスタ ｔｈ２ 要素サイリスタ
Claims (5)
- 【請求項１】 第１の、および第２の主端子（Ａ１，Ａ
２）、ならびにゲート端子（Ｇ）を含む交流スイッチで
あって、前記第１の、および第２の主端子の間に、第１
のダイオード（Ｄ１）と反平行に配置され、かつ第２の
ダイオード（Ｄ２）と反平行に配置される第２のサイリ
スタ（Ｔｈ２）と直列に配置された第１のサイリスタ
（Ｔｈ１）を含み、前記第１のサイリスタは、ゲート領
域に接続されるゲート端子（Ｇ）を有し、前記第２のサ
イリスタ、および前記第２のダイオードは同じ基板内に
垂直に実現され、それらの導通領域は密接して配置さ
れ、それによって前記第２のダイオードの導通期間に続
く極性反転は、前記第２のサイリスタを導通状態にさせ
る、交流スイッチ。 - 【請求項２】 低ドープされた第１の導電型の半導体基
板から、モノリシックデバイスの形で実現される交流ス
イッチであって、その上面に第２の導電型の第１の（Ｐ
２）、および第２の（Ｐ４）互いに離れた領域を含み、
前記第１の領域の一部はゲート電極（Ｇ）の部分であ
り、かつさらに第１の導電型の第３の領域（Ｎ２）の拡
散を含み、前記第３の領域と前記第１の領域の一部とは
金属膜（Ａ２）で被覆され、デバイスの下面は、前記第
３の領域の下の第２の導電型の第４の領域（Ｐ３）、お
よび前記第２の領域の残りの部分の下の第１の導電型の
第５の領域（Ｎ３）を含み、前記第２の領域は第１の導
電型の互いに離れた区域（Ｎ４）を含み、前記基板の下
表面は、前記第２の領域に対面して、各々第１および第
２の導電型の第６（Ｎ５）および第７の（Ｐ５）互いに
離されかつ交互の領域を含み、前記下表面は、前記第２
の領域（Ｐ４）および前記互いに離された区域（Ｎ４）
の表面とともに、金属膜（Ｍ）で被覆される、交流スイ
ッチ。 - 【請求項３】 前記第７の領域（Ｐ５）は、前記互いに
離された区域（Ｎ４）の突起の間に配置される、請求項
２に記載の交流スイッチ。 - 【請求項４】 基板のドープレベルに関して高ドープレ
ベルを有する第１の導電型の第８の領域（Ｎ６）が、前
記第１（Ｐ２）および第２の（Ｐ４）領域の間に配置さ
れる、請求項２に記載の交流スイッチ。 - 【請求項５】 基板のドープレベルに比べて高ドープレ
ベルを有する第１の導電型の第９の領域（Ｎ６）が、前
記基板の上表面の周辺部に配置される、請求項２に記載
の交流スイッチ。
Applications Claiming Priority (2)
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|---|---|---|---|
| FR9203763 | 1992-03-20 | ||
| FR929203763A FR2688941B1 (fr) | 1992-03-20 | 1992-03-20 | Interrupteur de tension alternative a declenchement sur une alternance determinee et conduction par periode. |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0645348A true JPH0645348A (ja) | 1994-02-18 |
| JP3253731B2 JP3253731B2 (ja) | 2002-02-04 |
Family
ID=9428192
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05705393A Expired - Fee Related JP3253731B2 (ja) | 1992-03-20 | 1993-03-17 | 交流スイッチ |
Country Status (5)
| Country | Link |
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| EP (1) | EP0561721B1 (ja) |
| JP (1) | JP3253731B2 (ja) |
| DE (1) | DE69324952T2 (ja) |
| FR (1) | FR2688941B1 (ja) |
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| US6480056B1 (en) * | 1997-06-09 | 2002-11-12 | Sgs-Thomson Microelectronics S.A. | Network of triacs with gates referenced with respect to a common opposite face electrode |
| FR2753006B1 (fr) * | 1996-08-27 | 1998-11-27 | Sgs Thomson Microelectronics | Pont redresseur protege monolithique |
| DE19906384A1 (de) * | 1999-02-16 | 2000-08-24 | Siemens Ag | IGBT mit PN-Isolation |
| GB2374218A (en) * | 2001-04-06 | 2002-10-09 | John Russell Fielden | Switch & switching circuit |
| CN101237946B (zh) * | 2005-08-08 | 2013-03-27 | 皇家飞利浦电子股份有限公司 | 超声换能器阵列 |
| US8835975B1 (en) * | 2013-05-10 | 2014-09-16 | Ixys Corporation | Ultra-fast breakover diode |
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|---|---|---|---|---|
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| US3489926A (en) * | 1966-04-28 | 1970-01-13 | Gen Electric | Turn-on and turn-off circuit for a semiconductor controlled rectifier energized by an alternating current supply |
| US3495097A (en) * | 1967-09-14 | 1970-02-10 | Ibm | Signal detector circuit |
| JPS5241146B2 (ja) * | 1974-01-30 | 1977-10-17 | ||
| US4190853A (en) * | 1974-07-15 | 1980-02-26 | Hutson Jearld L | Multilayer semiconductor switching devices |
| US4060824A (en) * | 1974-07-15 | 1977-11-29 | Hutson Jearld L | Slow speed semiconductor switching device |
| US3996601A (en) * | 1974-07-15 | 1976-12-07 | Hutson Jerald L | Shorting structure for multilayer semiconductor switching devices |
| CH609714A5 (en) * | 1974-07-15 | 1979-03-15 | Agfa Gevaert Ag | Process for the production of a hydrophilic surface on silicone rubber mouldings |
| SE414357B (sv) * | 1978-08-17 | 1980-07-21 | Asea Ab | Overspenningsskydd for skydd av halvledarkomponenter av lageffekttyp |
| JPS56104467A (en) * | 1980-01-23 | 1981-08-20 | Nippon Telegr & Teleph Corp <Ntt> | Reverse conducting thyristor |
| SE431381B (sv) * | 1982-06-03 | 1984-01-30 | Asea Ab | Tvapoligt overstromsskydd |
| SE435436B (sv) * | 1983-02-16 | 1984-09-24 | Asea Ab | Tvapoligt overstromsskydd |
| JPS61140174A (ja) * | 1984-12-12 | 1986-06-27 | Hitachi Ltd | ゲ−トタ−ンオフサイリスタ |
| CH668505A5 (de) * | 1985-03-20 | 1988-12-30 | Bbc Brown Boveri & Cie | Halbleiterbauelement. |
| JPS6384066A (ja) * | 1986-09-26 | 1988-04-14 | Semiconductor Res Found | 集積化光トリガ・光クエンチ静電誘導サイリスタ及びその製造方法 |
| FR2688941B1 (fr) | 1992-03-20 | 1994-06-17 | Sgs Thomson Microelectronics | Interrupteur de tension alternative a declenchement sur une alternance determinee et conduction par periode. |
-
1992
- 1992-03-20 FR FR929203763A patent/FR2688941B1/fr not_active Expired - Fee Related
-
1993
- 1993-03-17 DE DE69324952T patent/DE69324952T2/de not_active Expired - Fee Related
- 1993-03-17 US US08/032,680 patent/US5471074A/en not_active Expired - Lifetime
- 1993-03-17 JP JP05705393A patent/JP3253731B2/ja not_active Expired - Fee Related
- 1993-03-17 EP EP93420121A patent/EP0561721B1/fr not_active Expired - Lifetime
-
1995
- 1995-05-24 US US08/448,899 patent/US5569940A/en not_active Expired - Lifetime
- 1995-06-07 US US08/470,206 patent/US5596292A/en not_active Expired - Lifetime
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| EP0561721B1 (fr) | 1999-05-19 |
| US5569940A (en) | 1996-10-29 |
| US5471074A (en) | 1995-11-28 |
| US5596292A (en) | 1997-01-21 |
| FR2688941A1 (fr) | 1993-09-24 |
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| DE69324952T2 (de) | 1999-12-09 |
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