JPH0645519A - マルチチップモジュール - Google Patents
マルチチップモジュールInfo
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- JPH0645519A JPH0645519A JP4197987A JP19798792A JPH0645519A JP H0645519 A JPH0645519 A JP H0645519A JP 4197987 A JP4197987 A JP 4197987A JP 19798792 A JP19798792 A JP 19798792A JP H0645519 A JPH0645519 A JP H0645519A
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- Japan
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- insulating substrate
- semiconductor chip
- chip module
- chip
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
- H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
- H10W70/67—Insulating or insulated package substrates; Interposers; Redistribution layers characterised by their insulating layers or insulating parts
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-
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- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/731—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors
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- Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
Abstract
(57)【要約】
【目的】配線長を極力短縮し高速動作を可能とするとと
もに、製造歩留りを向上する。 【構成】半導体チップ５を搭載する絶縁基板１を備え
る。絶縁基板１にほぼ垂直に取付けられるとともに一面
に半導体チップ８を搭載する少なくとも１個の絶縁基板
２を備える。
もに、製造歩留りを向上する。 【構成】半導体チップ５を搭載する絶縁基板１を備え
る。絶縁基板１にほぼ垂直に取付けられるとともに一面
に半導体チップ８を搭載する少なくとも１個の絶縁基板
２を備える。
Description
【０００１】
【産業上の利用分野】本発明はマルチチップモジュール
に関し、特に高速動作用の演算回路等の高密度実装に適
するマルチチップモジュールに関する。
に関し、特に高速動作用の演算回路等の高密度実装に適
するマルチチップモジュールに関する。
【０００２】
【従来の技術】従来のマルチチップモジュールは、図５
に示すように、複数の半導体チップ５が配線パターン
（図示省略）を有するアルミナセラミックの絶縁基板７
に搭載され、絶縁基板７と半導体チップ５とは金属細線
６によって接続され、絶縁基板７の上記配線パターンは
外部リード３によって接続されているというものであっ
た。また、絶縁基板７は金ろう等のろう材により封止さ
れるキャップ４を備えていた。また半導体チップ５から
の発生熱の効果的な放熱のために絶縁基板７の半導体チ
ップ搭載面と反対面にヒートシンク１６が高熱伝導性の
接着剤１５あるいはろう材により接着されているという
ものであった。
に示すように、複数の半導体チップ５が配線パターン
（図示省略）を有するアルミナセラミックの絶縁基板７
に搭載され、絶縁基板７と半導体チップ５とは金属細線
６によって接続され、絶縁基板７の上記配線パターンは
外部リード３によって接続されているというものであっ
た。また、絶縁基板７は金ろう等のろう材により封止さ
れるキャップ４を備えていた。また半導体チップ５から
の発生熱の効果的な放熱のために絶縁基板７の半導体チ
ップ搭載面と反対面にヒートシンク１６が高熱伝導性の
接着剤１５あるいはろう材により接着されているという
ものであった。
【０００３】この従来のマルチチップモジュールの構造
で、例えば、中央処理ユニット（ＣＰＵ）と、浮動小数
点処理ユニット（ＦＰＵ）と、バスインタフェースユニ
ット（ＢＩＵ）とが各１個、メモリが６個の合計９個の
半導体チップで構成され、発熱量の合計が１６Ｗのマル
チチップモジュールの場合は、絶縁基板７の大きさが８
５ｍｍ×８５ｍｍとなる。上記構成のマルチチップモジ
ュールは、例えば、ワークステーションの演算処理に用
いられ、最も高速動作が要求される部分であるというも
のであった。
で、例えば、中央処理ユニット（ＣＰＵ）と、浮動小数
点処理ユニット（ＦＰＵ）と、バスインタフェースユニ
ット（ＢＩＵ）とが各１個、メモリが６個の合計９個の
半導体チップで構成され、発熱量の合計が１６Ｗのマル
チチップモジュールの場合は、絶縁基板７の大きさが８
５ｍｍ×８５ｍｍとなる。上記構成のマルチチップモジ
ュールは、例えば、ワークステーションの演算処理に用
いられ、最も高速動作が要求される部分であるというも
のであった。
【０００４】
【発明が解決しようとする課題】上述した従来のマルチ
チップモジュールは、半導体チップが絶縁基板の一面に
のみ搭載されているので、上記半導体チップの数が増加
すると絶縁基板の面積が増大し、配線長が増加すること
による浮遊容量の増大のため信号の遅延時間が増大し高
速動作が困難になるという欠点があった。
チップモジュールは、半導体チップが絶縁基板の一面に
のみ搭載されているので、上記半導体チップの数が増加
すると絶縁基板の面積が増大し、配線長が増加すること
による浮遊容量の増大のため信号の遅延時間が増大し高
速動作が困難になるという欠点があった。
【０００５】また、絶縁基板に搭載されている半導体チ
ップの一個でも不良であれば、このマルチチップモジュ
ール全体が不良となるため、多数の半導体チップを搭載
する極端に歩留りが低下するという欠点があった。
ップの一個でも不良であれば、このマルチチップモジュ
ール全体が不良となるため、多数の半導体チップを搭載
する極端に歩留りが低下するという欠点があった。
【０００６】
【課題を解決するための手段】本発明のマルチチップモ
ジュールは、一面に少なくとも１個の第一の半導体チッ
プを搭載する第一の絶縁基板と、前記第一の絶縁基板に
ほぼ垂直に取付けられるとともに一面に少なくとも１個
の第二の半導体チップを搭載する少なくとも１個の第二
の絶縁基板とを備えて構成されている。
ジュールは、一面に少なくとも１個の第一の半導体チッ
プを搭載する第一の絶縁基板と、前記第一の絶縁基板に
ほぼ垂直に取付けられるとともに一面に少なくとも１個
の第二の半導体チップを搭載する少なくとも１個の第二
の絶縁基板とを備えて構成されている。
【０００７】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【０００８】図１は本発明のマルチチップモジュールの
第一の実施例を示す（Ａ）は平面図、（Ｂ）は（Ａ）の
Ａ−Ａ断面図である。
第一の実施例を示す（Ａ）は平面図、（Ｂ）は（Ａ）の
Ａ−Ａ断面図である。
【０００９】本実施例のマルチチップモジュールは、図
１（Ａ），（Ｂ）に示すように、発熱量の多いＣＰＵや
ＦＰＵ等の論理回路素子から成る半導体チップ５を搭載
した絶縁基板１と、絶縁基板１に垂直に取付けられメモ
リ等の低発熱量の半導体チップ８を搭載しリードレスチ
ップキャリヤ型の絶縁基板２と、半導体チップ５，８と
絶縁基板１，２との電気的接続用の金属細線６と、絶縁
基板１，２のそれぞれの封止用のキャップ４とを備えて
構成されている。
１（Ａ），（Ｂ）に示すように、発熱量の多いＣＰＵや
ＦＰＵ等の論理回路素子から成る半導体チップ５を搭載
した絶縁基板１と、絶縁基板１に垂直に取付けられメモ
リ等の低発熱量の半導体チップ８を搭載しリードレスチ
ップキャリヤ型の絶縁基板２と、半導体チップ５，８と
絶縁基板１，２との電気的接続用の金属細線６と、絶縁
基板１，２のそれぞれの封止用のキャップ４とを備えて
構成されている。
【００１０】図２は、絶縁基板２の外観を示す斜視図で
ある。絶縁基板２の電極パッド１２は図２に示すよう
に、４辺のうちの下面の１辺にのみ配置され、絶縁基板
１上の電極パッド（図示省略）と半田付けにより接続さ
れる。また、取付けの機械的強度の確保のために取付面
のほぼ中央部の半田付けエリア９の半田付けにより絶縁
基板１に接着される。
ある。絶縁基板２の電極パッド１２は図２に示すよう
に、４辺のうちの下面の１辺にのみ配置され、絶縁基板
１上の電極パッド（図示省略）と半田付けにより接続さ
れる。また、取付けの機械的強度の確保のために取付面
のほぼ中央部の半田付けエリア９の半田付けにより絶縁
基板１に接着される。
【００１１】上述のような構成により、本実施例のマル
チチップモジュールの寸法は非常に低減することができ
る。例えば、従来例と同様の構成で絶縁基板１に搭載す
るＣＰＵ，ＦＰＵ等の論理回路素子から成る３個の半導
体チップ５の発熱量を合計１０Ｗ、６個の絶縁基板２に
それぞれ１個ずつ搭載したメモリの発熱量を合計６Ｗと
すると、約３５ｍｍ×３５ｍｍとすることが可能であ
る。したがって、配線長、すなわち伝播遅延時間をその
分短縮でき、より高速動作が可能となる。
チチップモジュールの寸法は非常に低減することができ
る。例えば、従来例と同様の構成で絶縁基板１に搭載す
るＣＰＵ，ＦＰＵ等の論理回路素子から成る３個の半導
体チップ５の発熱量を合計１０Ｗ、６個の絶縁基板２に
それぞれ１個ずつ搭載したメモリの発熱量を合計６Ｗと
すると、約３５ｍｍ×３５ｍｍとすることが可能であ
る。したがって、配線長、すなわち伝播遅延時間をその
分短縮でき、より高速動作が可能となる。
【００１２】また、上述のような構造により、絶縁基板
２がヒートシンクの役目を果たし、絶縁基板１に搭載す
るＣＰＵ，ＦＰＵ等の論理回路素子からの発熱を効果的
に放熱できる。したがって、従来必要としたヒートシン
クが不要となる。
２がヒートシンクの役目を果たし、絶縁基板１に搭載す
るＣＰＵ，ＦＰＵ等の論理回路素子からの発熱を効果的
に放熱できる。したがって、従来必要としたヒートシン
クが不要となる。
【００１３】さらに、絶縁基板１，２にそれぞれ半導体
チップを搭載してから電気試験により良品のみを選別し
てマルチチップモジュールを構成できるので、歩留り向
上とこれによるコストダウンができる。
チップを搭載してから電気試験により良品のみを選別し
てマルチチップモジュールを構成できるので、歩留り向
上とこれによるコストダウンができる。
【００１４】なお、本実施例では、絶縁基板１，２間の
電気的接続および機械的取付を半田付けで行なっていた
が、半田付けに限らずたとえば金ろうを用いたろう付け
でもよい。また、絶縁基板１，２の材料はアルミナを用
いているが、半導体チップの発熱量が大きい場合にはさ
らに熱伝導率が良好な窒化アルミニウムを用いた方が良
い。
電気的接続および機械的取付を半田付けで行なっていた
が、半田付けに限らずたとえば金ろうを用いたろう付け
でもよい。また、絶縁基板１，２の材料はアルミナを用
いているが、半導体チップの発熱量が大きい場合にはさ
らに熱伝導率が良好な窒化アルミニウムを用いた方が良
い。
【００１５】次に、本発明の第二の実施例について説明
する。
する。
【００１６】図３は本発明のマルチチップモジュールの
第二の実施例を示す（Ａ）は平面図、（Ｂ）は（Ａ）の
Ａ−Ａ断面図である。
第二の実施例を示す（Ａ）は平面図、（Ｂ）は（Ａ）の
Ａ−Ａ断面図である。
【００１７】本実施例の前述の第一の実施例に対する相
違点は、絶縁基板１，２の材料をエポキシ系樹脂とし、
メモリ等の半導体チップ８を格納したプラスチックリー
デッドチップキャリヤ（ＰＬＣＣ）１０が、絶縁基板２
に半田付けにより搭載されている。また、絶縁基板１と
の取付は絶縁基板１上に設けたコネクタ１１に一端にコ
ネクタ端子を形成した絶縁基板２を挿入することにより
行なわれる。さらに放熱効果を高めるためヒートシンク
１６を用いることもできる。さらに、絶縁基板１に搭載
された半導体チップ５は枠１３で囲われ樹脂１２で封止
され、半導体チップ５とヒートシンク１６との間の熱伝
導を向上させるため絶縁基板１内に熱伝導板１４を設け
ており、高熱伝導性の接着剤１５によりヒートシンクに
接着されている。
違点は、絶縁基板１，２の材料をエポキシ系樹脂とし、
メモリ等の半導体チップ８を格納したプラスチックリー
デッドチップキャリヤ（ＰＬＣＣ）１０が、絶縁基板２
に半田付けにより搭載されている。また、絶縁基板１と
の取付は絶縁基板１上に設けたコネクタ１１に一端にコ
ネクタ端子を形成した絶縁基板２を挿入することにより
行なわれる。さらに放熱効果を高めるためヒートシンク
１６を用いることもできる。さらに、絶縁基板１に搭載
された半導体チップ５は枠１３で囲われ樹脂１２で封止
され、半導体チップ５とヒートシンク１６との間の熱伝
導を向上させるため絶縁基板１内に熱伝導板１４を設け
ており、高熱伝導性の接着剤１５によりヒートシンクに
接着されている。
【００１８】また、ＰＬＣＣの代りに絶縁基板２に直接
半導体チップ８を搭載し、絶縁基板２とヒートシンク１
６とを高熱伝導性接着剤により接着することにより一層
放熱性を向上することもできる。
半導体チップ８を搭載し、絶縁基板２とヒートシンク１
６とを高熱伝導性接着剤により接着することにより一層
放熱性を向上することもできる。
【００１９】次に、本発明の第三の実施例について説明
する。
する。
【００２０】図４は、本発明のマルチチップモジュール
の第三の実施例を示す断面図である。
の第三の実施例を示す断面図である。
【００２１】本実施例の前述の第一，第二の実施例に対
する相違点は、絶縁基板１，２の材料を窒化アルミニウ
ムとし、絶縁基板１の表面に搭載された高発熱の半導体
チップ５の発生熱を絶縁基板１を経由して表面に取付け
られた絶縁基板２に伝導させ放熱させるというものであ
る。
する相違点は、絶縁基板１，２の材料を窒化アルミニウ
ムとし、絶縁基板１の表面に搭載された高発熱の半導体
チップ５の発生熱を絶縁基板１を経由して表面に取付け
られた絶縁基板２に伝導させ放熱させるというものであ
る。
【００２２】
【発明の効果】以上説明したように、本発明のマルチチ
ップモジュールは、半導体チップを搭載する絶縁基板を
分割して、第一の絶縁基板とこの第一の絶縁基板にほぼ
垂直に取付けられる第二の絶縁基板とを備えることによ
り、マルチチップモジュールの寸法を低減したので、伝
播遅延時間が短縮され、したがって回路動作の高速化が
可能となるという効果がある。
ップモジュールは、半導体チップを搭載する絶縁基板を
分割して、第一の絶縁基板とこの第一の絶縁基板にほぼ
垂直に取付けられる第二の絶縁基板とを備えることによ
り、マルチチップモジュールの寸法を低減したので、伝
播遅延時間が短縮され、したがって回路動作の高速化が
可能となるという効果がある。
【００２３】また、半導体チップを搭載した第一および
第二の絶縁基板を電気試験により個々に選別することに
より、良品のみでマルチチップモジュールを構成できる
ので製造歩留りを向上することができるという効果があ
る。
第二の絶縁基板を電気試験により個々に選別することに
より、良品のみでマルチチップモジュールを構成できる
ので製造歩留りを向上することができるという効果があ
る。
【図１】本発明のマルチチップモジュールの第一の実施
例を示す平面図およびそのＡ−Ａ断面図である。
例を示す平面図およびそのＡ−Ａ断面図である。
【図２】本実施例のマルチチップモジュールの絶縁基板
の一例を示す斜視図である。
の一例を示す斜視図である。
【図３】本発明のマルチチップモジュールの第二の実施
例を示す平面図およびそのＡ−Ａ断面図である。
例を示す平面図およびそのＡ−Ａ断面図である。
【図４】本発明のマルチチップモジュールの第三の実施
例を示す断面図である。
例を示す断面図である。
【図５】従来のマルチチップモジュールの一例を示すブ
ロック図である。
ロック図である。
１，２，７ 絶縁基板 ３ 外部リード ４ キャップ ５，８ 半導体チップ ６ 金属細線 ９ 半田接着エリア １０ ＰＬＣＣ １１ コネクタ １２ 樹脂 １３ 枠 １４ 熱伝導板 １５ 接着剤 １６ ヒートシンク １７ 電極パッド
Claims (4)
- 【請求項１】 一面に少なくとも１個の第一の半導体チ
ップを搭載する第一の絶縁基板と、 前記第一の絶縁基板にほぼ垂直に取付けられるとともに
一面に少なくとも１個の第二の半導体チップを搭載する
少なくとも１個の第二の絶縁基板とを備えることを特徴
とするマルチチップモジュール。 - 【請求項２】 前記第一の半導体チップが論理回路素子
であり前記第二の半導体チップはメモリ素子であること
を特徴とする請求項１記載のマルチチップモジュール。 - 【請求項３】 前記第一の絶縁基板に配線接続用のコネ
クタを備え前記第二の絶縁基板が前記コネクタを介して
前記第一の絶縁基板に取付けられることを特徴とする請
求項１記載のマルチチップモジュール。 - 【請求項４】 前記第一の絶縁基板に取付けらたヒート
シンクを備え前記第二の絶縁基板が前記ヒートシンクに
接着されていることを特徴とする請求項１記載のマルチ
チップモジュール。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4197987A JP3036976B2 (ja) | 1992-07-24 | 1992-07-24 | マルチチップモジュール |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4197987A JP3036976B2 (ja) | 1992-07-24 | 1992-07-24 | マルチチップモジュール |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0645519A true JPH0645519A (ja) | 1994-02-18 |
| JP3036976B2 JP3036976B2 (ja) | 2000-04-24 |
Family
ID=16383629
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4197987A Expired - Lifetime JP3036976B2 (ja) | 1992-07-24 | 1992-07-24 | マルチチップモジュール |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3036976B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2025107151A1 (zh) * | 2023-11-21 | 2025-05-30 | 宏启胜精密电子(秦皇岛)有限公司 | 芯片封装方法、芯片封装结构以及终端装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53160750U (ja) * | 1977-05-24 | 1978-12-16 | ||
| JPS6399559A (ja) * | 1986-10-15 | 1988-04-30 | Mitsubishi Electric Corp | 半導体装置 |
-
1992
- 1992-07-24 JP JP4197987A patent/JP3036976B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53160750U (ja) * | 1977-05-24 | 1978-12-16 | ||
| JPS6399559A (ja) * | 1986-10-15 | 1988-04-30 | Mitsubishi Electric Corp | 半導体装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2025107151A1 (zh) * | 2023-11-21 | 2025-05-30 | 宏启胜精密电子(秦皇岛)有限公司 | 芯片封装方法、芯片封装结构以及终端装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3036976B2 (ja) | 2000-04-24 |
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