JPS6399559A - 半導体装置 - Google Patents
半導体装置Info
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- JPS6399559A JPS6399559A JP61245823A JP24582386A JPS6399559A JP S6399559 A JPS6399559 A JP S6399559A JP 61245823 A JP61245823 A JP 61245823A JP 24582386 A JP24582386 A JP 24582386A JP S6399559 A JPS6399559 A JP S6399559A
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- semiconductor chip
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/14—Structural association of two or more printed circuits
- H05K1/141—One or more single auxiliary printed circuits mounted on a main printed circuit, e.g. modules, adapters
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/14—Structural association of two or more printed circuits
- H05K1/144—Stacked arrangements of planar printed circuit boards
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/754—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked insulating package substrate, interposer or RDL
Landscapes
- Combinations Of Printed Boards (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ひとつのパッケージ内に多数個の半導体チッ
プを実装してなる、いわゆる三次元実装マルチチップパ
ッケージ技術による半導体装置の改良に関する。
プを実装してなる、いわゆる三次元実装マルチチップパ
ッケージ技術による半導体装置の改良に関する。
従来からこの種の半導体装置として、複数個の半導体チ
ップ（ＬＳＩチップ）を、複数枚の配線基板にそれぞれ
平面実装するとともに、これら配線基板を順次積層方向
に並設した状態で別の配線基板上に設け、さらにこれら
をひとつのパッケージ内に実装してなる構成を有するも
のが知られている。このような従来の三次元実装マルチ
チップパッケージを第４図（ａ）、（ｂ）、（Ｃ）を用
いて簡単に説明すると、図中１はＰＮ接合からなる能動
素子およびその接続用配線を有し能動、受動機能を備え
てなるＳｉ等による多数個の半導体チップで、これら半
導体チップ１はそれぞれがたとえば大容量メモリ、マイ
クロプロセッサの大規模論理回路等の一定規模の機能を
有し、かつこれら多数個の半導体チップｌ全部でこの半
導体装置全体の機能が構成される。２はこれら多数個の
半導体チップ１が複数個づつ配置固定されその機能を相
互に接続する複数枚の第１配線基板、３はこれらの第１
配線基板が立設状態で並設されることでその機能を相互
に接続する第２配線基板で、これら第１および第２配線
基板２．３は前記多数個の半導体チップ１と共に絶縁基
板４上に＠置されることでパッケージ化されている。こ
こで、図中５ａは前記各半導体チップＬ１−に形成され
これを第１配線基板２側に電気的、機械的に接続するた
めのＰｂ・Ｓｎ合金による電極（以下バンプという）、
５ｂは第１配線基板２を第２配線基板側に電気的および
機械的に接続するＰｂ−３ｎ合金による電極（バンプ）
で、また６は第２配線基板３と絶縁基板４を電気的に接
続するワイヤ、７はこの半導体装置の機能を外部に取出
すための外部接続用電極（外部ビン）である。
ップ（ＬＳＩチップ）を、複数枚の配線基板にそれぞれ
平面実装するとともに、これら配線基板を順次積層方向
に並設した状態で別の配線基板上に設け、さらにこれら
をひとつのパッケージ内に実装してなる構成を有するも
のが知られている。このような従来の三次元実装マルチ
チップパッケージを第４図（ａ）、（ｂ）、（Ｃ）を用
いて簡単に説明すると、図中１はＰＮ接合からなる能動
素子およびその接続用配線を有し能動、受動機能を備え
てなるＳｉ等による多数個の半導体チップで、これら半
導体チップ１はそれぞれがたとえば大容量メモリ、マイ
クロプロセッサの大規模論理回路等の一定規模の機能を
有し、かつこれら多数個の半導体チップｌ全部でこの半
導体装置全体の機能が構成される。２はこれら多数個の
半導体チップ１が複数個づつ配置固定されその機能を相
互に接続する複数枚の第１配線基板、３はこれらの第１
配線基板が立設状態で並設されることでその機能を相互
に接続する第２配線基板で、これら第１および第２配線
基板２．３は前記多数個の半導体チップ１と共に絶縁基
板４上に＠置されることでパッケージ化されている。こ
こで、図中５ａは前記各半導体チップＬ１−に形成され
これを第１配線基板２側に電気的、機械的に接続するた
めのＰｂ・Ｓｎ合金による電極（以下バンプという）、
５ｂは第１配線基板２を第２配線基板側に電気的および
機械的に接続するＰｂ−３ｎ合金による電極（バンプ）
で、また６は第２配線基板３と絶縁基板４を電気的に接
続するワイヤ、７はこの半導体装置の機能を外部に取出
すための外部接続用電極（外部ビン）である。
このような構成による半導体装置において、半導体チッ
プ１の主面に形成したＰＮ接合はＡＩ等による配！ｉｊ
（図示せず）で相互に接続され、ＰＮ接合による電気的
機能はその主面と同一平面−Ｌの任意の位置から取出さ
れる構成とされている。したがって、この半導体チップ
１の主面を第１配線基板２の主面（基板面）と平行して
対向配置すれば、その間隙に配置されたバンプ５ａをリ
フローポンディングすることで、この半導体チップ１の
機能と第１配線基板２の配線を電気的に接続し、同時に
この半導体チップ１を第１配線基板２」二に固定するこ
とができるものである。そして、この第１配線基板２の
主面には半導体チップ１を相互に接続する配線、相互接
続配線（図示せず）が予め形成されているので、上述し
たようにして実装された各半導体チップ１の機能は互い
に接続、複合される。その結果、この第１配線基板２は
、このようにして搭載された複数個の半導体チップ１の
個数分だけの機能（サブシステム）を構成することにな
る。
プ１の主面に形成したＰＮ接合はＡＩ等による配！ｉｊ
（図示せず）で相互に接続され、ＰＮ接合による電気的
機能はその主面と同一平面−Ｌの任意の位置から取出さ
れる構成とされている。したがって、この半導体チップ
１の主面を第１配線基板２の主面（基板面）と平行して
対向配置すれば、その間隙に配置されたバンプ５ａをリ
フローポンディングすることで、この半導体チップ１の
機能と第１配線基板２の配線を電気的に接続し、同時に
この半導体チップ１を第１配線基板２」二に固定するこ
とができるものである。そして、この第１配線基板２の
主面には半導体チップ１を相互に接続する配線、相互接
続配線（図示せず）が予め形成されているので、上述し
たようにして実装された各半導体チップ１の機能は互い
に接続、複合される。その結果、この第１配線基板２は
、このようにして搭載された複数個の半導体チップ１の
個数分だけの機能（サブシステム）を構成することにな
る。
一方、このような複数個の半導体チップ１を搭載した第
１配線基板２は、第２配線基板３の主面（基板面）と接
触する外周部の一辺に配置した電極５ｂをリフローポン
ディングすることで、第２配線基板３の主面上に垂直な
立設状態で配置され、これによりこの第１配線基板２を
第２配線基板３−ヒに電気的に接続し、またこれと同時
に機械的にも固定している。そして、この第２配線基板
３の主面には、第１配線基板２を相互に接続する配線、
相互接続配線（図示せず）が予め形成されているため、
これに搭載した前記第１！ｖ！線基板２上の個々の機能
（サブシステム）は互いに接続、複合されることとなる
。したがって、この第２配線基板３上に、前記第１配線
基板２のサブシステムの全部すなわちこの半導体装置に
収納した多数個の半導体チップ１のすべての個々の機能
を搭載して複合してなる構成とし得るものである。
１配線基板２は、第２配線基板３の主面（基板面）と接
触する外周部の一辺に配置した電極５ｂをリフローポン
ディングすることで、第２配線基板３の主面上に垂直な
立設状態で配置され、これによりこの第１配線基板２を
第２配線基板３−ヒに電気的に接続し、またこれと同時
に機械的にも固定している。そして、この第２配線基板
３の主面には、第１配線基板２を相互に接続する配線、
相互接続配線（図示せず）が予め形成されているため、
これに搭載した前記第１！ｖ！線基板２上の個々の機能
（サブシステム）は互いに接続、複合されることとなる
。したがって、この第２配線基板３上に、前記第１配線
基板２のサブシステムの全部すなわちこの半導体装置に
収納した多数個の半導体チップ１のすべての個々の機能
を搭載して複合してなる構成とし得るものである。
また、この第２配線基板３を前記絶縁基板４に接着剤（
図示せず）で機械的に固定した後、第２配線基板３上に
形成した機能取出し用電極（図示せず）と絶縁基板４上
に形成した配線（図示せず）とを、Ａｕ等によるワイヤ
６で電気的に接続することによって、この第２配線基板
３の全機能が絶縁基板４側に継がる。そして、この絶縁
基板４上の配線は、この半導体装置の機能を外部に取出
す外部接続用電極（外部ビン）７に接続されているため
、結局半導体チップ１、バンプ５ａ、第１配線基板２．
電極５ｂ、第２配線基板３、ワイヤ６、外部ビン７を通
じて半導体装置の全機能が完成し、外部に伝達すること
が可能となるものである。
図示せず）で機械的に固定した後、第２配線基板３上に
形成した機能取出し用電極（図示せず）と絶縁基板４上
に形成した配線（図示せず）とを、Ａｕ等によるワイヤ
６で電気的に接続することによって、この第２配線基板
３の全機能が絶縁基板４側に継がる。そして、この絶縁
基板４上の配線は、この半導体装置の機能を外部に取出
す外部接続用電極（外部ビン）７に接続されているため
、結局半導体チップ１、バンプ５ａ、第１配線基板２．
電極５ｂ、第２配線基板３、ワイヤ６、外部ビン７を通
じて半導体装置の全機能が完成し、外部に伝達すること
が可能となるものである。
なお、前記絶縁基板４上には、半導体チップ１、＄１配
線基板２、第２配線基板３、ワイヤ６等を物理的、化学
的に保護する蓋体（図示せず）が被冠して取付けられる
ので、通常の取扱いではこの機能が損傷されることはな
く、マルチチップパッケージ化された半導体装置として
動作されるものであった。
線基板２、第２配線基板３、ワイヤ６等を物理的、化学
的に保護する蓋体（図示せず）が被冠して取付けられる
ので、通常の取扱いではこの機能が損傷されることはな
く、マルチチップパッケージ化された半導体装置として
動作されるものであった。
ところで、上述した従来装置によれば、第２配線基板３
の主面と接触する第１配線基板２外周の一辺に設けた電
極５ｂによって第２配線基板３の主面に第１配線基板２
自身を固定すると同時に、そのサブシステムを接続する
構成とされているため、サブシステムの信号端子数は電
極５ｂの数よりも少なくなければならないという制約が
ある。
の主面と接触する第１配線基板２外周の一辺に設けた電
極５ｂによって第２配線基板３の主面に第１配線基板２
自身を固定すると同時に、そのサブシステムを接続する
構成とされているため、サブシステムの信号端子数は電
極５ｂの数よりも少なくなければならないという制約が
ある。
しかし、その一方において、この電極数は、第２配線基
板３の主面と接触する第１配線基板２の一辺の長さとバ
ンブ間のピッチによって決まる（電極数＝第１配線基板
２の一辺の長さ÷バンブ間のピッチ）関係にあるので、
信号端子数の多い半導体チップ１、たとえば大規模論理
回路ＬＳＩチップを第１配線基板２に搭載すると、その
サブシステムの信号端子数が多くなり、機能接続に必要
な電極数が多くなってしまうものであった。そして、こ
のような多数の電極５ｂを第１配線基板２の一辺に配列
しようとすると、第１配線基板２の一辺の長さを大きく
するか、またはバンプ間ピッチを小さくしなけれななら
ない。
板３の主面と接触する第１配線基板２の一辺の長さとバ
ンブ間のピッチによって決まる（電極数＝第１配線基板
２の一辺の長さ÷バンブ間のピッチ）関係にあるので、
信号端子数の多い半導体チップ１、たとえば大規模論理
回路ＬＳＩチップを第１配線基板２に搭載すると、その
サブシステムの信号端子数が多くなり、機能接続に必要
な電極数が多くなってしまうものであった。そして、こ
のような多数の電極５ｂを第１配線基板２の一辺に配列
しようとすると、第１配線基板２の一辺の長さを大きく
するか、またはバンプ間ピッチを小さくしなけれななら
ない。
しかしながら、上述した第１配線基板２の一辺を大きく
すると、パッケージ外形が大きくなり、その体積当りの
搭載半導体チップ数が減少し、実装密度が低下してしま
うものである。また、バンプ間ピッチを小さくしようと
すると、微細バンブ形成技術が要求されてプロセス」−
の困難性を増大させる結果を招いてしまうものである。
すると、パッケージ外形が大きくなり、その体積当りの
搭載半導体チップ数が減少し、実装密度が低下してしま
うものである。また、バンプ間ピッチを小さくしようと
すると、微細バンブ形成技術が要求されてプロセス」−
の困難性を増大させる結果を招いてしまうものである。
すなわち、大規模論理回路ＬＳＩチップのような信号端
子数の多い半導体チップｌを三次元実装マルチチップモ
ジュールに組立てようとすると、モジュールの半導体チ
ップ実装密度を低下させるか、プロセス上の困難性を増
大させなければならないという欠点をもつものであった
。
子数の多い半導体チップｌを三次元実装マルチチップモ
ジュールに組立てようとすると、モジュールの半導体チ
ップ実装密度を低下させるか、プロセス上の困難性を増
大させなければならないという欠点をもつものであった
。
本発明は旧述した事情に鑑みてなされたもので、信号端
子数の多い大規模論理回路のような半導体チップを搭載
するにあたって、三次元実装マルチチップモジュールの
半導体チップ実装密度が低下せず、またプロセス上の困
難性も増大することのない半導体装置を得ることを目的
としている。
子数の多い大規模論理回路のような半導体チップを搭載
するにあたって、三次元実装マルチチップモジュールの
半導体チップ実装密度が低下せず、またプロセス上の困
難性も増大することのない半導体装置を得ることを目的
としている。
本発明に係る半導体装置は、複数個の半導体チップと、
これらを適宜実装してなる複数枚の第１配線基板と、こ
れらを立設状態で積層方向に並設する基板面を有し第１
配線基板と直交して配置される第２配線基板と、この第
２配線基板を搭載して固定するとともに外部接続用電極
を有する絶縁基板を備え、前記複数個の半導体チップの
うちの一部を、前記第２配線基板の基板面上に平行して
実装するようにしたものである。
これらを適宜実装してなる複数枚の第１配線基板と、こ
れらを立設状態で積層方向に並設する基板面を有し第１
配線基板と直交して配置される第２配線基板と、この第
２配線基板を搭載して固定するとともに外部接続用電極
を有する絶縁基板を備え、前記複数個の半導体チップの
うちの一部を、前記第２配線基板の基板面上に平行して
実装するようにしたものである。
本発明によれば、複数個の半導体チップを第１配線基板
側だけでなく、第２配線基板の基板面上にも実装するも
のであり、特にこの第２配線基板側に信号端子数の多い
半導体チップを実装することにより、第１配線基板と第
２配線基板間を接続する電極数の制約を受ける等といっ
た問題を一掃し得るものである。
側だけでなく、第２配線基板の基板面上にも実装するも
のであり、特にこの第２配線基板側に信号端子数の多い
半導体チップを実装することにより、第１配線基板と第
２配線基板間を接続する電極数の制約を受ける等といっ
た問題を一掃し得るものである。
〔実施例〕
以下、本発明を図面に示した実施例を用いて詳” 細
に説明する。
に説明する。
第１図（ａ） 、 （ｂ） 、 （Ｃ）は本発明に係る
半導体装置の一実施例を示すものであり、これらの図に
おいて前述した第４図（ａ） 、 （ｂ） 、 （ｃ）
と同一または相当する部分には同一番号を付してその説
明は省略する。
半導体装置の一実施例を示すものであり、これらの図に
おいて前述した第４図（ａ） 、 （ｂ） 、 （ｃ）
と同一または相当する部分には同一番号を付してその説
明は省略する。
さて、本発明によれば、複数個の半導体チップ１と、こ
れら複数個の半導体チップｌを基板面上に実装してなる
複数枚の第１配線基板２と、これら第１配線基板２を立
設状態で積層方向に並設する基板面を有し第１配線基板
２と直交して配置される第２配線基板３と、この第２配
線基板３が搭載して固定され外部接続用電極７を有する
絶縁基板４とを備え、前記第２配線基板３の基板面上に
、前記半導体チップ１のうちの複数個を、その主面が平
行するようにして実装するようにしたところに特徴を有
している。
れら複数個の半導体チップｌを基板面上に実装してなる
複数枚の第１配線基板２と、これら第１配線基板２を立
設状態で積層方向に並設する基板面を有し第１配線基板
２と直交して配置される第２配線基板３と、この第２配
線基板３が搭載して固定され外部接続用電極７を有する
絶縁基板４とを備え、前記第２配線基板３の基板面上に
、前記半導体チップ１のうちの複数個を、その主面が平
行するようにして実装するようにしたところに特徴を有
している。
すなわち、本発明によれば、前記第２配線基板３の基板
面（主面）側にも、前記半導体チー２プ１を搭載して接
続し得る配線、相互接続配線（図示せず）を形成してお
り、これに信号端子数の多い半導体チップｌを搭載する
ような構成としている。特に、本実施例では、この第２
配線基板３上に配置される半導体チップ１が、第１配線
基板２偏に形成した切欠き部分１０に位置するような構
成としている。なお、この切欠き部分１０の高さ方向の
寸法は、半導体チップ１の厚みとバンブ５ａの高さ、半
導体チップ１背面の切欠き部分１０までの間隔の総和に
等しいように設定されている。この場合、半導体チップ
１の厚みとバンプ５ａの高さくたとえば０．５ｍｍ）は
半導体チップ１の主面寸法（たとえば５１組１０ｍｍ角
）の約１７１０〜１／２０と小さい。また、切欠き部分
１０をもった第１配線基板２は写真製版法とエツチング
法を用いて形成するため、その加工精度（たとえば±０
．０５ｍ＋＊）は優れている。そして、この高さ方向の
寸法（たとえば０．８ｍｍ）は、第１配線基板２の縦方
向の寸法（たとえば１５＋ｎ＋、２５ｍｍ）の約１／２
０〜１／４０を占めるに過ぎず、このような部分に従来
配置し得なかった半導体チップ１を搭載できることから
、半導体チップ１を第２配線基板３偏にきわめて筒中に
しかも効率よく搭載できることとなり、この半導体装置
全体の半導体チップｌ数が低下するといった問題を一掃
し得るものである。
面（主面）側にも、前記半導体チー２プ１を搭載して接
続し得る配線、相互接続配線（図示せず）を形成してお
り、これに信号端子数の多い半導体チップｌを搭載する
ような構成としている。特に、本実施例では、この第２
配線基板３上に配置される半導体チップ１が、第１配線
基板２偏に形成した切欠き部分１０に位置するような構
成としている。なお、この切欠き部分１０の高さ方向の
寸法は、半導体チップ１の厚みとバンブ５ａの高さ、半
導体チップ１背面の切欠き部分１０までの間隔の総和に
等しいように設定されている。この場合、半導体チップ
１の厚みとバンプ５ａの高さくたとえば０．５ｍｍ）は
半導体チップ１の主面寸法（たとえば５１組１０ｍｍ角
）の約１７１０〜１／２０と小さい。また、切欠き部分
１０をもった第１配線基板２は写真製版法とエツチング
法を用いて形成するため、その加工精度（たとえば±０
．０５ｍ＋＊）は優れている。そして、この高さ方向の
寸法（たとえば０．８ｍｍ）は、第１配線基板２の縦方
向の寸法（たとえば１５＋ｎ＋、２５ｍｍ）の約１／２
０〜１／４０を占めるに過ぎず、このような部分に従来
配置し得なかった半導体チップ１を搭載できることから
、半導体チップ１を第２配線基板３偏にきわめて筒中に
しかも効率よく搭載できることとなり、この半導体装置
全体の半導体チップｌ数が低下するといった問題を一掃
し得るものである。
これを詳述すると、第２配線基板３は、複数枚の第１配
線基板２や半導体チップ１の個々の機能、サブシステム
を複合するためのものであり、またその複合した全機能
はその基板面の四辺から取出され、前記絶縁基板４側の
外部接続用端子７を介して外部に接続されている。そし
て、上述したサブシステムを複合するにあたって第２配
線基板３の基板面（二次元平面）全体を用いるので、そ
の主面のいたるところに配線、さらには端子。
線基板２や半導体チップ１の個々の機能、サブシステム
を複合するためのものであり、またその複合した全機能
はその基板面の四辺から取出され、前記絶縁基板４側の
外部接続用端子７を介して外部に接続されている。そし
て、上述したサブシステムを複合するにあたって第２配
線基板３の基板面（二次元平面）全体を用いるので、そ
の主面のいたるところに配線、さらには端子。
電極等を自由に形成できるものである。したがって、大
規模論理回路ＬＳＩチップのような信号端子数の多い半
導体チップ１を第２配線基板３の基板面に配置、固定す
ることはきわめて容易に行なえるもので、しかも従来の
ように第１配線基板２を介さずに直接第２配線基板３に
配設するので、第１配線基板２と第２配線基板３間を接
続する電極数の制約を受けることもなく、その結果信号
端子数の多いＬＳＩチップを三次元実装マルチチップモ
ジュールにきわめて容易に搭載し得るものである。
規模論理回路ＬＳＩチップのような信号端子数の多い半
導体チップ１を第２配線基板３の基板面に配置、固定す
ることはきわめて容易に行なえるもので、しかも従来の
ように第１配線基板２を介さずに直接第２配線基板３に
配設するので、第１配線基板２と第２配線基板３間を接
続する電極数の制約を受けることもなく、その結果信号
端子数の多いＬＳＩチップを三次元実装マルチチップモ
ジュールにきわめて容易に搭載し得るものである。
第２図（ａ） 、 （ｂ） 、 （ｃ）は本発明の別の
実施例を示すものであって、この実施例では、上述した
第１配線基板２を、二つの部分２Ａ 、２Ｂから構成し
た場合を示しており、それ以外は上述した実施例と同等
で、またこれによる作用効果も容易に理解されよう。な
お、この場合における第１配線基板２は、一方の第１配
線基板２Ａｌに半導体チップ１を実装する場合と同じ工
程、方法で他方の第１配線基板２Ｂを配設することで簡
単に得られるものである。
実施例を示すものであって、この実施例では、上述した
第１配線基板２を、二つの部分２Ａ 、２Ｂから構成し
た場合を示しており、それ以外は上述した実施例と同等
で、またこれによる作用効果も容易に理解されよう。な
お、この場合における第１配線基板２は、一方の第１配
線基板２Ａｌに半導体チップ１を実装する場合と同じ工
程、方法で他方の第１配線基板２Ｂを配設することで簡
単に得られるものである。
さらに、本発明は上述した実施例構造に限定されず、各
部の形状、構造等を、適宜変形、変更することは自由で
ある。たとえば第２配線基板３−トでの半導体装−７プ
ｌの配役位置は自由に設定すればよいものであり、また
これら半導体チップ１と第１配線基板２、第２配線基板
３との固定、接続方法は、バンプ５ａ、５ｂによるフェ
イスダウン方法に限定されるものではなく、第３図に示
されるようなフェイスアー７プ方式にしてワイヤ６で接
続するようにしてもよいことは勿論である。
部の形状、構造等を、適宜変形、変更することは自由で
ある。たとえば第２配線基板３−トでの半導体装−７プ
ｌの配役位置は自由に設定すればよいものであり、また
これら半導体チップ１と第１配線基板２、第２配線基板
３との固定、接続方法は、バンプ５ａ、５ｂによるフェ
イスダウン方法に限定されるものではなく、第３図に示
されるようなフェイスアー７プ方式にしてワイヤ６で接
続するようにしてもよいことは勿論である。
さらに、−上述した実施例では、絶縁基板４上に一枚の
第２配線基板３を搭載した場合を説明したが、この絶縁
基板４トに複数枚の第２配線基板３を搭載してもよいこ
とは勿論である。
第２配線基板３を搭載した場合を説明したが、この絶縁
基板４トに複数枚の第２配線基板３を搭載してもよいこ
とは勿論である。
また、上述した実施例では、半導体チップ１を、論理回
路ＬＳＩチップとして説明したが、メモリ、センサ等の
他の機能をもつものであってもよく、またＬＳＩに限ら
ず、ＭＳｌ、ＳＳＩであってもよいことも容易に理解さ
れよう。さらに、半導体チップ１に能動素子がなく、配
線、抵抗、容量等の受動素子だけが形成されているもの
でもよく、また半導体チップｌ、第１配線基板２、第２
配線基板３以外にコイル、コンデンサ等の受動素子を搭
載するようにしてもよい。
路ＬＳＩチップとして説明したが、メモリ、センサ等の
他の機能をもつものであってもよく、またＬＳＩに限ら
ず、ＭＳｌ、ＳＳＩであってもよいことも容易に理解さ
れよう。さらに、半導体チップ１に能動素子がなく、配
線、抵抗、容量等の受動素子だけが形成されているもの
でもよく、また半導体チップｌ、第１配線基板２、第２
配線基板３以外にコイル、コンデンサ等の受動素子を搭
載するようにしてもよい。
以上説明したように、本発明に係る半導体装置によれば
、複数個の半導体チップと、これらを基板面一１＝に実
装してなる複数枚の第１配線基板と、これら第１配線基
板を立設状態で積層方向に並設する基板面を有し第１配
線基板と直交して配置される第２配線基板と、この第２
配線基板が搭載して固定され外部接続用電極を有する絶
縁基板を備え、前記第２配線基板の基板面上に、半導体
チップのうち、信号端子数の多いものを、その主面が平
行するようにして実装するようにしたので、簡単かつ安
価な構成にもかかわらず、第１配線基板と第２配線基板
との接続電極数の制約を受けることなく、信号端子数の
多い半導体チップを三次元実装マルチチップモジュール
にきわめて容易に搭載し得るという種々優れた効果があ
る。そして、このような本発明によれば、信号端子数の
多い大規模論理回路のようなＬＳＩチップを実装密度を
低下させず、またプロセス−にの困難性も増大させずに
、三次元実装マルチチップモジュールとして簡単かつ適
切に組立てることができるという利点を奏することが可
能である。
、複数個の半導体チップと、これらを基板面一１＝に実
装してなる複数枚の第１配線基板と、これら第１配線基
板を立設状態で積層方向に並設する基板面を有し第１配
線基板と直交して配置される第２配線基板と、この第２
配線基板が搭載して固定され外部接続用電極を有する絶
縁基板を備え、前記第２配線基板の基板面上に、半導体
チップのうち、信号端子数の多いものを、その主面が平
行するようにして実装するようにしたので、簡単かつ安
価な構成にもかかわらず、第１配線基板と第２配線基板
との接続電極数の制約を受けることなく、信号端子数の
多い半導体チップを三次元実装マルチチップモジュール
にきわめて容易に搭載し得るという種々優れた効果があ
る。そして、このような本発明によれば、信号端子数の
多い大規模論理回路のようなＬＳＩチップを実装密度を
低下させず、またプロセス−にの困難性も増大させずに
、三次元実装マルチチップモジュールとして簡単かつ適
切に組立てることができるという利点を奏することが可
能である。
第１図（ａ） 、 （ｂ） 、 （ｃ）は本発明に係る
半導体装置の一実施例を示す概略斜視図およびその側面
図、第２図（ａ） 、 （ｂ） 、 （ｃ）は本発明の
別の実施例を示す概略斜視図およびその側面図、第３図
は本発明の他の実施例を示す側面図、第４図（ａ）、（
ｂ）、（ｃ）は従来例を示す概略斜視図、側面図および
そのＡ部詳細図である。 １・・・・半導体チップ、２・・・・第１配線基板、３
・・・・第２配線基板、４・・・・絶縁基板、５ａ・・
・・バンプ、５ｂ・・・・電極（バンプ）、６・・・・
ワイヤ、７・・・・外部接続用電極、１０・・・・切欠
き部分。
半導体装置の一実施例を示す概略斜視図およびその側面
図、第２図（ａ） 、 （ｂ） 、 （ｃ）は本発明の
別の実施例を示す概略斜視図およびその側面図、第３図
は本発明の他の実施例を示す側面図、第４図（ａ）、（
ｂ）、（ｃ）は従来例を示す概略斜視図、側面図および
そのＡ部詳細図である。 １・・・・半導体チップ、２・・・・第１配線基板、３
・・・・第２配線基板、４・・・・絶縁基板、５ａ・・
・・バンプ、５ｂ・・・・電極（バンプ）、６・・・・
ワイヤ、７・・・・外部接続用電極、１０・・・・切欠
き部分。
Claims (1)
- 複数個の半導体チップと、これら複数個の半導体チッ
プを基板面上に実装してなる複数枚の第１配線基板と、
これら第１配線基板を立設状態で積層方向に並設する基
板面を有し前記第１配線基板と直交して配置される少な
くとも一枚の第２配線基板と、この第２配線基板が搭載
して固定され外部接続用電極を有する絶縁基板とを備え
、前記第２配線基板の基板面上に、前記半導体チップの
うちの複数個を、その主面が平行するようにして実装し
たことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61245823A JPS6399559A (ja) | 1986-10-15 | 1986-10-15 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61245823A JPS6399559A (ja) | 1986-10-15 | 1986-10-15 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6399559A true JPS6399559A (ja) | 1988-04-30 |
| JPH0567070B2 JPH0567070B2 (ja) | 1993-09-24 |
Family
ID=17139384
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61245823A Granted JPS6399559A (ja) | 1986-10-15 | 1986-10-15 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6399559A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0645519A (ja) * | 1992-07-24 | 1994-02-18 | Nec Corp | マルチチップモジュール |
| US5362986A (en) * | 1993-08-19 | 1994-11-08 | International Business Machines Corporation | Vertical chip mount memory package with packaging substrate and memory chip pairs |
| US5463251A (en) * | 1992-07-08 | 1995-10-31 | Mitsubishi Denki Kabushiki Kaisha | Power semiconductor package having improved durability |
| US6191493B1 (en) | 1993-02-18 | 2001-02-20 | Mitsubishi Denki Kabushiki Kaisha | Resin seal semiconductor package and manufacturing method of the same |
| KR100587024B1 (ko) * | 1998-12-24 | 2007-12-12 | 주식회사 하이닉스반도체 | 3차원 적층형 마이크로 비지에이 패키지 |
| WO2019054190A1 (ja) * | 2017-09-12 | 2019-03-21 | Ｎｅｃプラットフォームズ株式会社 | 電子機器、モジュール基板 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53160750U (ja) * | 1977-05-24 | 1978-12-16 |
-
1986
- 1986-10-15 JP JP61245823A patent/JPS6399559A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53160750U (ja) * | 1977-05-24 | 1978-12-16 |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5463251A (en) * | 1992-07-08 | 1995-10-31 | Mitsubishi Denki Kabushiki Kaisha | Power semiconductor package having improved durability |
| JPH0645519A (ja) * | 1992-07-24 | 1994-02-18 | Nec Corp | マルチチップモジュール |
| US6191493B1 (en) | 1993-02-18 | 2001-02-20 | Mitsubishi Denki Kabushiki Kaisha | Resin seal semiconductor package and manufacturing method of the same |
| US5362986A (en) * | 1993-08-19 | 1994-11-08 | International Business Machines Corporation | Vertical chip mount memory package with packaging substrate and memory chip pairs |
| KR100587024B1 (ko) * | 1998-12-24 | 2007-12-12 | 주식회사 하이닉스반도체 | 3차원 적층형 마이크로 비지에이 패키지 |
| WO2019054190A1 (ja) * | 2017-09-12 | 2019-03-21 | Ｎｅｃプラットフォームズ株式会社 | 電子機器、モジュール基板 |
| JP2019050339A (ja) * | 2017-09-12 | 2019-03-28 | Ｎｅｃプラットフォームズ株式会社 | 電子機器、モジュール基板 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0567070B2 (ja) | 1993-09-24 |
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