JPH0645535A - ウエル注入のための共通位置合わせマークを使用するプレーナ処理方法 - Google Patents

ウエル注入のための共通位置合わせマークを使用するプレーナ処理方法

Info

Publication number
JPH0645535A
JPH0645535A JP6534493A JP6534493A JPH0645535A JP H0645535 A JPH0645535 A JP H0645535A JP 6534493 A JP6534493 A JP 6534493A JP 6534493 A JP6534493 A JP 6534493A JP H0645535 A JPH0645535 A JP H0645535A
Authority
JP
Japan
Prior art keywords
conductivity type
forming
tank
layer
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP6534493A
Other languages
English (en)
Inventor
James Reynolds
レイノルズ ジェームズ
Michael C Smayling
シー スメイリング マイケル
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Texas Instruments Inc
Original Assignee
Texas Instruments Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Texas Instruments Inc filed Critical Texas Instruments Inc
Publication of JPH0645535A publication Critical patent/JPH0645535A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/42—Simultaneous manufacture of periphery and memory cells
    • H10B41/49—Simultaneous manufacture of periphery and memory cells comprising different types of peripheral transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0156—Manufacturing their doped wells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
    • H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P30/00—Ion implantation into wafers, substrates or parts of devices
    • H10P30/20—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping
    • H10P30/22—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping using masks
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W46/00—Marks applied to devices, e.g. for alignment or identification
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W46/00—Marks applied to devices, e.g. for alignment or identification
    • H10W46/501—Marks applied to devices, e.g. for alignment or identification for use before dicing

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)
  • Liquid Deposition Of Substances Of Which Semiconductor Devices Are Composed (AREA)
  • Non-Volatile Memory (AREA)
  • Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】 （修正有） 【目的】 １つの導電型の半導体サブストレート上にデ
バイスを製造するプロセスの段階の若干を排除すること
である。 【構成】 半導体サブストレート１５０上に絶縁層を形
成させ、絶縁層及びサブストレート内に複数の位置合わ
せマーク２２９をパターン化しそしてエッチングし、位
置合わせマークに位置合わせすることによってサブスト
レート内に第１の導電型の領域を形成させ、位置合わせ
マークに位置合わせすることによってサブストレート内
に第１の導電型とは反対の第２の導電型の領域を形成さ
せる諸段階を具備する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体集積回路デバイス
の製造に関し、具体的には単一または複数のデバイスの
素子を位置合わせするための単一または複数の大域( gl
obal )マーキングの使用に関する。
【０００２】
【従来の技術】CMOS、 BiCMOS 、及び他の MOSデバイス
の従来の普通のプロセスは、多くの複雑な段階を有して
いる。これらの複雑な段階の多くは、ｎ及びｐ型タンク
の選択的注入に関するものである。このようなプロセス
の一例を図１に示す。図１に示すプロセスにおいては、
先ず半導体サブストレート上に酸化物層を成長させる。
窒化物層を沈積させ、パターン化し、そしてエッチング
してｎタンクのパターンを形成させる。ｎ型のドーパン
トを注入した後に、窒化物が存在しない領域内に酸化物
を成長させる。酸化物を成長させた後に、窒化物を除去
し、ｐ型領域を形成させる。ｎ型ドーパントによってド
ープされた領域上の酸化物は厚いのでｐ型ドーパントは
酸化物内に侵入せず、ｎタンク内に拡散する。次に酸化
物を除去する。
【０００３】図１のプロセスは、図２に示すようにｎタ
ンク内に望ましくない段を作ってしまう。ｎタンク上に
は厚めに酸化物を成長させるが、シリコン上に酸化物を
成長させるとシリコンの一部が浪費されて二酸化シリコ
ンが形成され、大きい段が形成されるのである。ｎタン
ク内のシリコンの段は重大な性能劣化をもたらし、プロ
セスをより困難ならしめる。
【０００４】従来技術では、上述したような自己位置合
わせプロセスを使用することによってマスキング段階、
ｐタンクを省いている。しかしながら、低電圧タンク及
び高電圧タンクのような複数のタンクを有する複雑なプ
ロセスの場合にはマスク段階は省かれず、実際には付加
的なプラズマエッチングを必要とするようになる。関連出願 本発明は、1992年 3月25日付合衆国特許出願一連番号第
857,360号に関連する。
【０００５】
【発明が解決しようとする課題】本発明の目的は、ｎ及
びｐタンクを限定するプロセス段階の若干を排除するこ
とである。プロセス段階を排除する要望と共に、デバイ
スを可能な限り平坦（もしくはプレーナ）に保つことも
また望ましい。本発明の別の目的は、ｎタンク領域内の
シリコンの段を排除することである。
【０００６】本発明の他の目的は、各注入段階の後に焼
きなまさずにタンクのマスク及び異なる濃度または導電
型のドーパントの注入を行うことであり、そして高温プ
ロセス段階の大部分をプロセスの初期に遂行することで
ある。本発明のさらなる目的及び利点は以下の添付図面
に基づく詳細な説明から明白になるであろう。
【０００７】
【課題を解決するための手段】本発明は、半導体の層も
しくはサブストレート内に大域位置合わせマークを形成
することに関する。“Ｌ”形、または“＋”形であるこ
とが好ましいパターンを半導電性層もしくはサブストレ
ート内にエッチングすることによって、位置合わせマー
クを形成する。タンクもしくは濠領域の形成のような爾
後の半導体処理段階は、これらの大域マークに位置合わ
せされる。これにより、従来は必要とされていた酸化物
マスクと、後刻形成させるタンクの領域における半導電
性層の望ましくない段とが排除される。
【０００８】本発明の第１の実施例は、半導体サブスト
レート上にデバイスを形成させる方法であり、本方法
は、サブストレート上に絶縁層を形成させる段階と、絶
縁層及びサブストレート内に複数の位置合わせマークを
パターン化しそしてエッチングする段階と、位置合わせ
マークに位置合わせすることによってサブストレート内
に第１の導電型の領域を選択的に形成させる段階と、位
置合わせマークに位置合わせすることによってサブスト
レート内に第１の導電型とは反対の第２の導電型の領域
を選択的に形成させる段階とからなる。
【０００９】本発明の別の実施例は、平坦な半導体表面
上に単一のまたは複数のデバイスを形成させる方法であ
り、本方法は、第２の導電型で形成されていることが好
ましい半導体サブストレート上に第２の導電型で形成さ
れていることが好ましい半導電性層を形成させる段階
と、この半導電性層上に絶縁層を形成させる段階と、絶
縁層及び半導電性層内に複数の位置合わせマークをパタ
ーン化しそしてエッチングする段階と、位置合わせマー
クに位置合わせすることによって半導電性層内に第１の
導電型の領域を選択的に形成させる段階と、位置合わせ
マークに位置合わせすることによって半導電性層内に第
１の導電型とは反対の第２の導電型の領域を選択的に形
成させる段階と、第１の導電型の領域及び第２の導電型
の領域を焼きなます単一の焼きなまし段階とからなる。
【００１０】上述したプロセスによって製造される単一
もしくは複数のデバイスには、LDMOS 、VDMOS 、EPROM
、EEPROM、論理 FET、水平 NPNトランジスタ、垂直 NP
Nトランジスタ、水平 PNPトランジスタ、垂直 PNPトラ
ンジスタが含まれる。本発明の第３の実施例は、平坦な
半導体サブストレート上に１つのデバイスを形成させる
方法であり、本方法は、半導体サブストレート内に複数
の位置合わせマークを形成させる段階と、サブストレー
ト内に複数のタンクを形成させる段階と、好ましくは単
一の焼きなまし段階で複数のタンクを焼きなます段階と
からなり、複数のタンクの複数の部分は異なるマスクを
使用して形成させ、複数のマスクは位置合わせマークに
位置合わせする。
【００１１】第４の好ましい実施例は、第１の導電型の
半導体サブストレート上に１つのデバイスを形成させる
方法であり、本方法は、サブストレート上に半導電性層
を形成させる段階と、半導電性層内に複数の位置合わせ
マークをエッチングする段階と、半導電性層上に第１の
マスクを形成して半導電性層の複数の部分を露出させる
段階と、半導電性層の露出された複数の部分内に第１の
導電型とは反対の第２の導電型のドーパントを導入して
高電圧タンクを形成させる段階と、第１のマスクを除去
する段階と、導入されたドーパントを焼きなまして第２
の導電型の高電圧タンクを形成させる段階と、半導電性
層上に第２のマスクを形成して半導電性層の第２の複数
の部分を露出させる段階と、半導電性層の露出された第
２の複数の部分内に第２の導電型のドーパントを導入し
て低電圧タンクを形成させる段階と、第２のマスクを除
去する段階と、半導電性層上に第３のマスクを形成して
半導電性層の第３の複数の部分を露出させる段階と、半
導電性層の露出された第３の複数の部分内に第１の導電
型のドーパントを導入して高電圧タンクを形成させる段
階と、第３のマスクを除去する段階と、半導電性層上に
第４のマスクを形成して半導電性層の第４の複数の部分
を露出させる段階と、半導電性層の露出された第４の複
数の部分内に第１の導電型のドーパントを導入して低電
圧タンクを形成させる段階と、導入されたドーパントを
焼きなまして第１及び第２の導電型の高電圧及び低電圧
タンクを形成させる段階とからなる。
【００１２】
【実施例】図３は、同一の半導体サブストレート上に電
力デバイス、非電力デバイス、及びメモリデバイスの全
てまたは何れかを有する半導体チップを製造するために
使用されるプロセスの諸段階を示す流れ図である。以下
に本プロセスを（ｐ）型シリコンサブストレートと複数
のエピタキシャル層内におけるデバイスの製造に関して
説明するが、本プロセスは（ｎ）型半導体材料及び他の
半導体への応用を有している。
【００１３】プロセス段階１００は、ｐ型シリコン層内
に（ｎ＋）埋没層を選択的に形成させることである。
（ｎ＋）埋没層は２つの（ｐ−）エピタキシャル層間に
位置決めされる。これらの層の下側の層は（ｐ＋）サブ
ストレート上に位置し、また上側の層は EPI段階１０１
において形成される。（ｎ＋）埋没層は、垂直二重拡散
“金属”酸化物半導体 ( VDMOS )ｎチャネルパワー（電
力）トランジスタのために必要である。（ｎ＋）埋没層
は垂直ｎｐｎバイポーラトランジスタのコレクタとして
も使用される。水平に分離した（ｎ＋）埋没層は各 VDM
OSトランジスタ毎に形成してもよく、または幾つかのト
ランジスタを並列に接続することを意図しているのであ
れば、これらのトランジスタのために１つのこのような
層を使用しても差し支えない。
【００１４】次のプロセス段階は、半導体サブストレー
ト上に複数の位置合わせマークを形成させることであ
る。これらの位置合わせマークは、好ましくはフォトレ
ジストマスクをこれらの位置合わせマークに位置合わせ
することによって、タンク及び濠領域の大部分を位置決
めし、選択的に形成させるために使用される。これらの
位置合わせマークは、デバイスから離間させることが好
ましく、ウエーハ上の多くの異なるダイスの多くの領域
を位置合わせするのに使用する。段階１０２において、
好ましくは位置合わせのために先に形成した（ｎ＋）埋
没層を使用して、これらの位置合わせマークをサブスト
レートまたはエピタキシ法で成長させたシリコン内にエ
ッチングする。マークの実際の形状は微妙なものではな
いが、好ましくは“Ｌ”形または“＋”形とする。
【００１５】段階１０３において、各（ｎ＋）埋没層を
垂直トランジスタのための表面接点に接続するために、
それぞれに少なくとも１つの深い（ｎ＋）注入を行う。
段階１０４では、高電圧パワートランジスタのための
（ｎ−）トランジスタタンクを形成させる。これらのタ
ンクは、これらの中にパワートランジスタ自体が形成さ
れる大きい拡散された領域であって、段階１０２におい
て形成した１または複数の位置合わせマークを使用して
位置合わせされる。大域位置合わせマークに位置合わせ
されたフォトレジスタマスクを形成し、ｎ型ドーパント
をエピタキシ法で成長させたシリコン内に一律に注入す
ることによってこれらのタンクを形成させることが好ま
しい。
【００１６】（ｎ−）タンクを形成させた後、段階１０
５においてタンクドライブを遂行して注入領域を拡散さ
せる。段階１０６において低電圧デバイス用（ｎ−）タ
ンクを形成させ、普通の低電圧（Ｖdd≦５Ｖ）論理電界
効果トランジスタ、並びに例えば垂直及び水平 DMOS ｎ
チャネルパワートランジスタの諸成分、及びドレイン拡
張ｎチャネルパワートランジスタを囲ませる。低電圧ｎ
タンクは、ショットキダイオードを囲むためにも使用さ
れる。上述した高電圧タンクと低電圧タンクとは、それ
らを形成するために使用されるドーパントの濃度が異な
り、従ってチップ内に注入される回数が異なる。高電圧
タンクは、ｐｎ接合ダイオード降伏を高く保つためにそ
れらの中のドーパント濃度は低くするが、深めである。
低電圧タンクは浅めであるが、ドーパント濃度は高い。
低電圧タンクも高電圧タンクも１またはそれ以上の位置
合わせマークを使用して位置合わせする。
【００１７】段階１０７では、フォトレジストマスク
（図示してない）によって覆われないエピタキシャル層
の領域内にｐ型ドーパントを注入することによって、こ
のエピタキシャル層内に複数の高電圧ｐタンクを形成さ
せる。これらの高電圧ｐタンクは、18Ｖ EEPROM ゲーテ
ィングトランジスタのためのタンクとして、EEPROMアレ
イ内のファウラ・ノルトハイムトンネリング EEPROM セ
ル自体として、ドレイン拡張ｐチャネルトランジスタの
ためのチャネル領域として、及び浮動ゲートアバランシ
ュ注入電気プログラム可能読出し専用メモリ( FAMOS EP
ROM ) セルのためのタンクとして使用される。段階１０
８は、例えば低電圧ｎチャネル電界効果論理トランジス
タのための囲いとして、拡張ドレインｐチャネル電界効
果トランジスタのドレインとして、及びｎチャネル LDM
OS及び VDMOSトランジスタのチャネル領域としての低電
圧ｐタンクの形成を含む。段階１０７において形成され
る高電圧ｐタンクと同様に、低電圧ｐタンクはエピタキ
シャル層の露出された部分にｐ型ドーパントを注入する
ことによって形成される。エピタキシャル層の露出され
た部分は、大域位置合わせマークに位置合わせされたフ
ォトレジストマスクによって限定される。
【００１８】Ｄウエル段階１０９がプロセスの次の段階
である。Ｄウエル段階１０９はｐ型領域内にｎ型領域を
形成させるための段階である。ｎ型及びｐ型ドーパント
が同一の場所に注入され、爾後の熱処理段階において大
き目のｐ型領域内に小さ目のｎ型領域が形成される。こ
の大きさの差はドーパントの異なる拡散速度によるもの
である。Ｄウエル段階１０９に次いで第２のタンクドラ
イブ段階１１０が遂行される。この段階は全ての注入領
域を拡散させるために使用される。
【００１９】上述したプロセスは本発明の１つの長所で
ある。従来のプロセスにおいては、各タンクは先行タン
クに、または酸化物または窒化物マスクに位置合わせす
る。現タンクを正確に位置合わせするためには、現タン
クを注入する前に先に形成されたタンクを焼きなまさな
ければならない。これらの製造方法では、複数のタンク
を位置合わせするためには複数の焼きなまし段階または
複数のマスク段階を必要とする。本発明の位置合わせマ
スクは、フォトレジストマスクを位置合わせするために
使用することができるが、フォトレジストマスクは注入
すべき領域を限定するために使用されるデバイスを変更
することなく容易に除去される。これによって、焼きな
ましを遂行する前に幾つかの領域のマスク／注入が可能
になるのである。
【００２０】段階１１１では、深い（ｐ＋）注入が遂行
され、例えば水平及び垂直 DMOS ｎチャネルパワートラ
ンジスタのためのバックゲートが形成される。段階１１
２においては、段階１０２において形成された１または
複数の位置合わせマークに位置合わせされたマスクを使
用して、活動デバイス領域を取囲む濠または絶縁酸化物
領域が限定される。段階１１３にでは、デバイスを更に
互いに絶縁するチャネル停止注入が遂行される。段階１
１４では、先に限定された絶縁用酸化物領域を半導体エ
ピタキシャル層の面上に局部的に成長させてフィールド
酸化物を形成させる。
【００２１】段階１１５は、例えば浮動ゲートアバラン
シュ注入“金属”酸化物半導体( FAMOS ) EPROM セルの
ための第１レベル多結晶シリコン( poly 1）導体、及び
二重レベル poly EEPROMセルの両者または何れか一方の
形成に関する。ポリシリコン導体を限定するために使用
されるマスクは段階１１４において形成されたフィール
ド酸化物に位置合わせされる。
【００２２】次の段階１１６では、高電圧及び高電力ト
ランジスタの制御ゲートのためのゲート酸化物が形成さ
れ、これらのトランジスタのためのしきい値（Ｖt ）調
整注入が遂行される。段階１１８では高電圧ゲート酸化
物層を通して、類似の低電圧Ｖt 調整注入が遂行され
る。低電圧トランジスタに対しては比較的厚い高電圧ゲ
ート酸化物は除去され、段階１１８において薄いゲート
酸化物が形成される。
【００２３】段階１２０は EEPROM セルの一部の形成に
関し、（ｎ−）ファウラ・ノルトハイムトンネルダイオ
ード注入と、この注入上への薄いトンネル酸化物の形成
とを含む。段階１２２では、段階１１４において形成し
たフィールド酸化物に位置合わせされたマスクを使用し
て第２レベルポリシリコン( poly 2 )層を沈積させ、ド
ープし、パターン化し、そしてエッチングして低及び高
電圧電界効果トランジスタのためのゲート、単一レベル
poly EEPROMセルを限定し、また FAMOSｎチャネル EPR
OMセルのための制御ゲート及び二重レベル poly EEPROM
セルを部分的にまたは完全に限定する。段階１２４では
若干の二重レベル poly ゲートスタックのパターン化及
びエッチングが遂行され、FAMOS ｎチャネル EPROMセル
のための制御ゲート、及び一実施例ではスタックエッチ
ングされた EEPROM セルの限定が完了する。
【００２４】段階１２６において幾つかのソース／ドレ
イン注入及び拡散が遂行される。polyトランジスタ及び
メモリセルゲートは、ソース／ドレインを注入する前
に、それらの横方向の縁に接して形成された側壁酸化物
と、他の露出されたポリシリコン表面上に冠酸化物を有
している。主（ｎ＋）ソース／ドレイン注入の直前にｎ
チャネル電界効果トランジスタの表面ソース／ドレイン
領域内に軽くドープされたドレイン( LDD ) （ｎ）型注
入が行われる。LDD 及び（ｎ＋）注入は焼きなまされ、
次いで（ｐ＋）ソース／ドレインのパターン化及び注入
が行われる。ｎ型ソース／ドレイン注入段階はｐチャネ
ルトランジスタのためのバックゲートへの表面接点のた
めにも使用され、また（ｐ＋）ソース／ドレイン注入段
階はｎチャネルトランジスタのためのバックゲートへの
表面接点のためにも使用される。
【００２５】段階１２８において、製造されるデバイス
の半導体部分の形成が本質的に完了し、残されたプロセ
スは、ショットキダイオードデバイスを除いてこれらの
デバイスを互いに、及び外部世界へ導電性の相互接続す
ることである。段階１２８において多レベル酸化物を沈
積させ、段階１１５において位置合わせのために形成し
たフィールド酸化物を使用してパターン化し、そしてエ
ッチングして接点オリフィスが形成される。段階１３０
では第１レベルの金属が沈積され、パターン化され（位
置合わせには段階１２８において形成した接点使用）、
そしてエッチングされる。この金属は PtSi ショットキ
ダイオードの場合だけは白金を含むが、一般的にはスパ
ッタされたチタン・タングステン合金と、これらの上の
アルミニウム・銅合金とからなる。段階１３２では第１
の金属上に第２レベルの絶縁体が沈積され、通路が形成
される。段階１３４において第２の金属自体が沈積さ
れ、パターン化され、そしてエッチングされる。段階１
３５及び１３７においては任意選択的に、さらなる通路
及び別の金属層がそれぞれ形成される。段階１３６にお
いては保護被膜が付加され、段階１３８では種々の事後
クリーンルーム処理が遂行される。
【００２６】図４に、図３に基づいて説明したプロセス
を使用して形成した異なるデバイスを有する半導体チッ
プ２２の種々の領域の概要断面図を示す。これらのデバ
イスは、低電圧ｐチャネル電界効果トランジスタ１３９
と、低電圧論理ｎチャネル電界効果トランジスタ１４０
と（デバイス１３９及び１４０は約５Ｖまたはそれ以下
の電圧用に設計されている）、 EEPROM アレイのための
ｐチャネル絶縁またはゲーティング電界効果トランジス
タ１４１と、 EEPROM アレイのためのｎチャネル絶縁ま
たはゲーティング電界効果トランジスタ１４２と、電気
プログラム可能読出し専用メモリファウラ・ノルトハイ
ムトンネリングセル１４３と、ドレイン拡張ｎチャネル
電界効果トランジスタ１４４と、ドレイン拡張ｐチャネ
ル電界効果トランジスタ１４５と、水平拡散ソース／ド
レイン“金属”酸化物半導体( LDMOS ) ｎチャネル電界
効果トランジスタ１４６と、垂直拡散ソース／ドレイン
“金属”酸化物半導体( VDMOS ) ｎチャネル電界効果ト
ランジスタ１４７と、ショットキダイオード１４８と、
浮動ゲートアバランシュ“金属”酸化物半導体( FAMOS
) 電気プログラム可能読出し専用メモリ( EPROM ) セ
ル１４９とを含む。デバイス１４１−１４７及び１４９
は、低電圧論理トランジスタ１３９及び１４０よりも遥
かに大きい電圧及び電流密度の両方または何れか一方を
印加するように設計されている。
【００２７】この集積プロセスの間に形成される種々の
デバイスを互いに接近させて示してあるが、完成した半
導体チップ２２においては必ずしもこのようになってい
なくとも差し支えない。これらのデバイスを互いに密着
させて示したのは単に図示の都合からに過ぎない。実際
の半導体チップ２２においては、若干のデバイスは幅広
い領域によって分離することができる（そしてそのよう
になっているであろう）ことを理解されたい。しかしな
がら、種々のデバイスを接近させて図示することは本プ
ロセスに従って製造される各デバイスに対する各プロセ
ス段階の同時適用を理解するのに役立つであろう。
【００２８】（ｎ＋）埋没層はフォトレジストパターン
（このフォトレジストパターンは、段階１０１において
形成した１または複数の大域位置合わせマーク２２９を
用いて位置合わせされている）を使用して段階１００に
従って注入される。この注入は、例えばアンチモンのよ
うなｎ型ドーパントを、約 4×1015イオン／cm2 の用量
を約 40 keＶで用いて遂行する。注入されたドーパント
は、爾後の不活性雰囲気内における高温段階によって拡
散される。エピタキシャル（ｐ−）層１５６を（ｐ−）
エピタキシャル層１５２の上に成長させる。サブストレ
ート１５０はｐ型シリコンであることが好ましく、例え
ば約 0.015の固有抵抗と〔 100 〕の結晶方向とを有す
ることができる。（ｐ−）エピタキシャル層１５２はシ
リコンサブストレート１５０の上に成長させる。
【００２９】高電圧（ｎ−）タンク１６８、１６９、１
７０、及び１７１は、位置合わせのための１または複数
の位置合わせマーク２２９を使用して形成させる。タン
ク１６８及び１６９の部分は、それぞれｐチャネルトラ
ンジスタ１４１及び１４５のチャネル領域を形成してい
る。タンク１７０及び１７１は、それぞれ PMOS トラン
ジスタ１４６及び１４７のドレインの部分を形成してい
る。
【００３０】（ｎ＋）埋没層１５４は、垂直 DMOS 電界
効果トランジスタ１４７のドレインまたはソースとして
役立つ。埋没層１５４への導電性接続がなされており、
深い（ｎ＋）領域１７２を介して埋没層１５４をチップ
２２上の他のデバイスと接続している。深い（ｎ＋）領
域１７２は、１または複数の大域位置合わせマーク２２
９を介して埋没（ｎ＋）層に位置合わせされる。
【００３１】ｎタンク１７５は、低電圧ｐチャネル電界
効果論理トランジスタ１３９のための囲いタンクとして
使用されている。ｎタンク１７６は、ドレイン拡張ｎチ
ャネルパワートランジスタ１４４のドレインの一部とし
て使用され、ｎタンク１７７は、ショットキダイオード
１４８の囲いタンクとして使用されている。上述したプ
ロセスの技術的長所の１つは、ドレイン拡張ｎチャネル
パワートランジスタ１４４がｎタンク１７５及び１７７
と同時に形成されることである。これにより、所要マス
クの数が減少するためにプロセスが簡略化され、また不
要な注入、エッチング、熱的及び清浄段階によるチップ
２２の破損が軽減される。これらのタンクは１またはそ
れ以上の大域位置合わせマークに位置合わせされるので
あって、先に形成されたタンクに位置合わせされるので
はないことから、幾つかのプロセス段階が排除され、そ
してデバイスの性能が改善されることに注目されたい。
【００３２】高電圧ｐタンクはそれぞれ、 EEPROM １４
３のための絶縁タンクとして、ドレイン拡張ｎチャネル
パワー電界効果トランジスタ１４４のチャネル領域とし
て、及び FAMOS EPROMセル１４９のためのタンクとして
使用されている。高電圧ｐタンク１８０、１８２、１８
４、及び１８６はそれぞれデバイス１４４、１４２、１
４３、及び１４９内に形成されている。高電圧ｐタンク
１８０を注入すると、それと低電圧ｎタンク１７６との
間のｐ／ｎダイオード境界が図示のように変化する。
【００３３】低電圧ｐタンク１９０及び１９２は、低電
圧ｎチャネル電界効果トランジスタ１４０のために、及
び拡張ドレインｐチャネルトランジスタ１４５のドレイ
ンとして使用される。深い（ｐ＋）拡散領域２００及び
２０２は、水平 DMOS ｎチャネルトランジスタ１４６及
び垂直 DMOS ｎチャネルトランジスタ１４７内のバック
ゲートとして使用される。これらの各タンクもまた１ま
たはそれ以上の大域位置合わせマークに位置合わせされ
る。深い（ｐ＋）拡散領域２００及び２０２は DMOS ト
ランジスタのソース領域内に形成させることが好まし
い。
【００３４】EPROM セル１４９は低電圧ｐタンク１８６
上の浮動ゲート酸化物層２１２を含む。FAMOS 浮動ゲー
ト２１４が酸化物層２１２の上に形成され、また窒化物
／酸化物絶縁層２１６が浮動ゲート２１４の上に形成さ
れている。制御ゲート２４８が絶縁層２１６上に形成さ
れる。低電圧ｐチャネルトランジスタゲート２２８、低
電圧ｎチャネルトランジスタゲート２３０、ｐチャネル
EEPROM トランジスタゲート２３２、ｎチャネル EEPRO
M トランジスタゲート２３４、ｎチャネル EEPROM 制御
ゲート２３６、EEPROM浮動ゲート２３８、ドレイン拡張
ｎチャネルトランジスタゲート２４０、ドレイン拡張ｐ
チャネルトランジスタゲート２４２、環状またはエンド
レス水平 DMOSｎチャネルトランジスタゲート２４４、
環状またはエンドレス垂直 DMOS ｎチャネルトランジス
タゲート２４６が、それぞれデバイス１３９、１４０、
１４１、１４２、１４３、１４４、１４５、１４６、及
び１４７内に形成されている。
【００３５】デバイス１４０のソース／ドレイン領域２
５４及び２５６、デバイス１４２の領域２５８及び２６
０、デバイス１４３の領域２６２及び２６４、ドレイン
拡張ｎチャネルトランジスタ１４４のソース領域２６
６、トランジスタ１４４のドレインのための接点領域２
６８、水平 DMOS ｎチャネルトランジスタ１４６のため
のドレイン接点領域２７２及び環状ソース／ドレイン領
域２７４、垂直 DMOS トランジスタ１４７のための深い
（ｎ＋）接点領域２７６及び環状ソース／ドレイン領域
２７８、ショットキダイオード１４８のための接点領域
２７９、及び FAMOS EPROMセル１４９のためのソース／
ドレイン領域２８０及び２８２は段階１２６（図３）に
おいて形成され、濠領域に位置合わせされる。低電圧ｐ
チャネル電界効果トランジスタ１３９のための（ｐ＋）
ソース／ドレイン領域２８４、２８６及び EEPROM ゲー
ティングｐチャネル電界効果トランジスタ１４１のため
の（ｐ＋）ソース／ドレイン領域２８８、２９０、ドレ
イン拡張ｐチャネルトランジスタ１４５のためのソース
領域２９２及びドレイン接点領域２９４、水平 DMOSト
ランジスタ１４６のための中央バックゲート接点領域２
９６、及び垂直 DMOSトランジスタ１４７のための中央
バックゲート接点領域２９８はそれぞれ段階１２６（図
３）において形成され、濠領域に位置合わせされる。
【００３６】ショットキダイオード１４８の１または複
数のオリフィス３０２、並びに他の全ての接点オリフィ
ス（図示してない）内には白金が沈積され、焼結されて
白金珪化物層３０４が形成される。チタン・タングステ
ン合金のような耐熱金属をオリフィス３０２内及び他の
接点オリフィス（図示してない）内にスパッタする。１
または複数の位置合わせマーク２２９を位置合わせに使
用して、第１の金属層がパターン化され、エッチングさ
れる。金属１接点は３０６で示されており、同じような
金属接点がデバイス１３９−１４９の種々の各デバイス
端子に設けられる。これらの接点の若干は、図を明瞭化
するために図４には示してない。
【００３７】以上に説明した集積プロセスはモジュラで
ある。即ち、図示したデバイスの全ては１つの特定集積
回路チップ上に形成させる必要はなく、これらのデバイ
スの若干を必要としない場合には、図３に示したプロセ
ス段階の若干を省くことができるのである。例えばもし
集積回路が EEPROM セルを必要としないのであれば、ト
ンネルダイオード段階１２０が省略される。もし製造す
べき特定のチップが埋没ドレイン領域またはコレクタを
有するパワートランジスタを必要としなければ（ｎ＋）
埋没層段階１００、EPI 段階１０１、及び深い（ｎ＋）
段階１０３が省略される。もしプロセスが FAMOS EPROM
セルを必要としなければ、FAMOS 浮動ゲート段階１１５
及び EPROMスタック段階１２４が省略される。図示セル
の変更を行うためには、前述したように集積プロセスに
若干の付加を行うことができる。本発明の主たる技術的
長所は、段階１０２において形成する１または複数の大
域位置合わせマーク２２９である。これらの位置合わせ
マークによって、従来の技術において使用されていたよ
うな酸化物マスクを形成させる必要が排除され、またｎ
タンク内における望ましくない段が有利に排除される。
またこれらの位置合わせマークは、焼きなます前の幾つ
かの領域のマスキング及び異なる濃度または導電型のド
ーパントの注入を容易にする。これらの各デバイス毎の
設計規則はライブラリ内に記憶させることができる。従
って集積回路設計者は、このライブラリから異なるデバ
イスを選択することが可能であり、自信をもってこれら
のデバイスを製造するための集積プロセスを使用するこ
とができ、そしてこのようにして選択されたデバイスが
このプロセスと矛盾しないことにも自信をもつことがで
きる。これは新しい設計を有するチップの設計時間を大
幅に短縮させることになる。
【００３８】以上に本発明の特定の実施例を説明したが
これらの実施例は本発明の範囲を限定するものではな
い。当業者ならば本明細書から本発明の多くの実施例が
明白であろう。本発明の範囲は特許請求の範囲によって
のみ限定されるものである。以上の記載に関連して、以
下の各項を開示する。 １． 半導体サブストレート上にデバイスを形成させる
方法であって、ａ．上記サブストレート上に絶縁層を形
成させる段階と、ｂ．上記絶縁層及び上記サブストレー
ト内に複数の位置合わせマークをパターン化し、そして
エッチングする段階と、ｃ．上記位置合わせマークに位
置合わせすることによって上記サブストレート内に第１
の導電型の領域を選択的に形成させる段階と、ｄ．上記
位置合わせマークに位置合わせすることによって上記サ
ブストレート内に上記第１の導電型とは反対の第２の導
電型の領域を選択的に形成させる段階とを具備すること
を特徴とする方法。 ２． 平坦な半導体表面上にデバイスを形成させる方法
であって、ａ．半導体サブストレート上に半導電性層を
形成させる段階と、ｂ．上記半導電性層上に絶縁層を形
成させる段階と、ｃ．上記絶縁層及び上記半導電性層内
に複数の位置合わせマークをパターン化し、そしてエッ
チングする段階と、ｄ．上記位置合わせマークに位置合
わせすることによって上記半導電性層内に第１の導電型
の領域を選択的に形成させる段階と、ｅ．上記位置合わ
せマークに位置合わせすることによって上記半導電性層
内に上記第１の導電型とは反対の第２の導電型の領域を
選択的に形成させる段階とを具備することを特徴とする
方法。 ３． 上記第１の導電型の領域及び上記第２の導電型の
領域を焼きなます単一の焼きなまし段階をも具備する上
記１項に記載の方法。 ４． 上記サブストレートを第２の導電型とするように
形成させる上記２項に記載の方法。 ５． 上記第１の導電型の領域を形成させる段階が、上
記第１の導電型の高電圧及び低電圧領域を形成させるこ
とからなる上記２項に記載の方法。 ６． 上記第２の導電型の領域を形成させる段階が、上
記第２の導電型の高電圧及び低電圧領域を形成させるこ
とからなる上記２項に記載の方法。 ７． 上記半導体サブストレート上に複数のデバイスを
形成させる上記２項に記載の方法。 ８． 上記複数のデバイスが、 LDMOS、 VDMOS、 EPRO
M、EEPROM、論理 FET、水平 NPNトランジスタ、及び垂
直 NPNトランジスタからなる群から選択される上記７項
に記載の方法。 ９． 平坦な半導体サブストレート上にデバイスを形成
させる方法であって、ａ．上記半導体サブストレート内
に複数の位置合わせマークを形成させる段階と、ｂ．上
記サブストレート内に複数のタンクを形成させる段階
と、ｃ．上記複数のタンクを焼きなます段階とを具備
し、上記複数のタンクの複数の部分は異なるマスクを使
用して形成させ、上記複数のマスクを位置合わせマーク
に位置合わせすることを特徴とする方法。 １０． 上記複数のタンクを焼きなます段階が単一の焼
きなまし段階を遂行する上記９項に記載の方法。 １１． 第１の導電型の半導体サブストレート上にデバ
イスを形成させる方法であって、ａ．上記サブストレー
ト上に半導電性層を形成させる段階と、ｂ．上記半導電
性層内に位置合わせマークをエッチングする段階と、
ｃ．上記半導電性層上に第１のマスクを形成させて上記
半導電性層の複数の部分を露出させる段階と、ｄ．上記
半導電性層の上記露出された複数の部分内に上記第１の
導電型とは反対の第２の導電型のドーパントを導入して
高電圧タンクを形成させる段階と、ｅ．上記第１のマス
クを除去する段階と、ｆ．導入された上記ドーパントを
焼きなまして第２の導電型の高電圧タンクを形成させる
段階と、ｇ．上記半導電性層上に第２のマスクを形成さ
せて上記半導電性層の第２の部分を露出させる段階と、
ｈ．上記半導電性層の上記露出された第２の部分内に第
２の導電型のドーパントを導入して低電圧タンクを形成
させる段階と、ｉ．上記第２のマスクを除去する段階
と、ｊ．上記半導電性層上に第３のマスクを形成させて
上記半導電性層の第３の部分を露出させる段階と、ｋ．
上記半導電性層の上記露出された第３の部分内に第１の
導電型のドーパントを導入して高電圧タンクを形成させ
る段階と、ｌ．上記第３のマスクを除去する段階と、
ｍ．上記半導電性層上に第４のマスクを形成させて上記
半導電性層の第４の部分を露出させる段階と、ｎ．上記
半導電性層の上記露出された第４の部分内に第１の導電
型のドーパントを導入して低電圧タンクを形成させる段
階と、ｏ．導入された上記ドーパントを焼きなまして上
記第１及び第２の導電型の高電圧及び低電圧タンクを形
成させる段階とを具備することを特徴とする方法。 １２． 本発明の好ましい実施例は、第１の導電型の半
導体サブストレート上にデバイスを形成させる方法であ
って、本方法は、サブストレート上に半導電性層を形成
させる段階と、半導電性層内に位置合わせマークをエッ
チングする段階（１０２）と、半導電性層上に第１のマ
スクを形成して半導電性層の複数の部分を露出させる段
階と、半導電性層の露出された複数の部分内に第１の導
電型とは反対の第２の導電型のドーパントを導入して高
電圧タンクを形成させる段階（１０４）と、第１のマス
クを除去する段階と、導入されたドーパントを焼きなま
して第２の導電型の高電圧タンクを形成させる段階（１
０５）と、半導電性層上に第２のマスクを形成して半導
電性層の第２の部分を露出させる段階と、半導電性層の
露出された第２の部分内に第２の導電型のドーパントを
導入して低電圧タンクを形成させる段階（１０６）と、
第２のマスクを除去する段階と、半導電性層上に第３の
マスクを形成して半導電性層の第３の部分を露出させる
段階と、半導電性層の露出された第３の部分内に第１の
導電型のドーパントを導入して高電圧タンクを形成させ
る段階（１０７）と、第３のマスクを除去する段階と、
半導電性層上に第４のマスクを形成して半導電性層の第
４の部分を露出させる段階と、半導電性層の露出された
第４の部分内に第１の導電型のドーパントを導入して低
電圧タンクを形成させる段階（１０８）と、そして導入
されたドーパントを焼きなまして第１及び第２の導電型
の高電圧及び低電圧タンクを形成させる段階とを具備す
る。
【図面の簡単な説明】
【図１】従来の半導体プロセスを示す流れ図。
【図２】図１のプロセスの諸段階によって製造されるデ
バイスの断面図。
【図３】本発明によるプロセスの好ましい実施例の流れ
図。
【図４】図３のプロセスの諸段階によって半導体ウエー
ハ上に製造される幾つかのデバイスの断面図。
【符号の説明】
２２ 半導体チップ １３９ 低電圧ｐチャネル電界効果トランジスタ １４０ 低電圧ｎチャネル電界効果トランジスタ １４１ EEPROM用ｐチャネルゲーティング電界効果トラ
ンジスタ １４２ EEPROM用ｎチャネルゲーティング電界効果トラ
ンジスタ １４３ 電気プログラム可能読出し専用メモリファウラ
・ノルトハイムトンネリングセル １４４ ドレイン拡張ｎチャネル電界効果トランジスタ １４５ ドレイン拡張ｐチャネル電界効果トランジスタ １４６ 水平拡散ソース／ドレイン“金属”酸化物半導
体( LDMOS ) ｎチャネル電界効果トランジスタ １４７ 垂直拡散ソース／ドレイン“金属”酸化物半導
体( VDMOS ) ｎチャネル電界効果トランジスタ １４８ ショットキダイオード １４９ 浮動ゲートアバランシュ“金属”酸化物半導体
( FAMOS ) 電気プログラム可能読出し専用メモリ( EPRO
M ) セル １５０ サブストレート ２２９ 位置合わせマーク
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/04 Ａ 8427−4Ｍ

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】 半導体サブストレート上にデバイスを形
    成させる方法であって、 ａ．上記サブストレート上に絶縁層を形成させる段階
    と、 ｂ．上記絶縁層及び上記サブストレート内に複数の位置
    合わせマークをパターン化し、そしてエッチングする段
    階と、 ｃ．上記位置合わせマークに位置合わせすることによっ
    て上記サブストレート内に第１の導電型の領域を選択的
    に形成させる段階と、 ｄ．上記位置合わせマークに位置合わせすることによっ
    て上記サブストレート内に上記第１の導電型とは反対の
    第２の導電型の領域を選択的に形成させる段階とを具備
    することを特徴とする方法。
JP6534493A 1992-03-25 1993-03-24 ウエル注入のための共通位置合わせマークを使用するプレーナ処理方法 Pending JPH0645535A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US85753392A 1992-03-25 1992-03-25
US07/857533 1992-03-25

Publications (1)

Publication Number Publication Date
JPH0645535A true JPH0645535A (ja) 1994-02-18

Family

ID=25326214

Family Applications (1)

Application Number Title Priority Date Filing Date
JP6534493A Pending JPH0645535A (ja) 1992-03-25 1993-03-24 ウエル注入のための共通位置合わせマークを使用するプレーナ処理方法

Country Status (6)

Country Link
US (1) US5500392A (ja)
EP (1) EP0562309B1 (ja)
JP (1) JPH0645535A (ja)
KR (1) KR100318283B1 (ja)
DE (1) DE69332006T2 (ja)
TW (1) TW243545B (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20250302188A1 (en) * 2024-04-01 2025-10-02 Hangzhou Pinsong Technology Co., Ltd Stable Long Iron Plate Table

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE4341171C2 (de) * 1993-12-02 1997-04-17 Siemens Ag Verfahren zur Herstellung einer integrierten Schaltungsanordnung
DE19534784C1 (de) * 1995-09-19 1997-04-24 Siemens Ag Halbleiter-Schaltungselement und Verfahren zu seiner Herstellung
US5547894A (en) * 1995-12-21 1996-08-20 International Business Machines Corporation CMOS processing with low and high-current FETs
US6307273B1 (en) * 1996-06-07 2001-10-23 Vanguard International Semiconductor Corporation High contrast, low noise alignment mark for laser trimming of redundant memory arrays
JP3519571B2 (ja) * 1997-04-11 2004-04-19 株式会社ルネサステクノロジ 半導体装置の製造方法
JP2982759B2 (ja) * 1997-08-12 1999-11-29 日本電気株式会社 半導体装置の製造方法
KR100268516B1 (ko) * 1998-03-02 2000-11-01 김규현 반도체소자의측정용패턴
US6124157A (en) * 1998-03-20 2000-09-26 Cypress Semiconductor Corp. Integrated non-volatile and random access memory and method of forming the same
US6207991B1 (en) 1998-03-20 2001-03-27 Cypress Semiconductor Corp. Integrated non-volatile and CMOS memories having substantially the same thickness gates and methods of forming the same
US6261932B1 (en) * 1999-07-29 2001-07-17 Fairchild Semiconductor Corp. Method of fabricating Schottky diode and related structure
US6683362B1 (en) 1999-08-24 2004-01-27 Kenneth K. O Metal-semiconductor diode clamped complementary field effect transistor integrated circuits
JP2003234423A (ja) * 2002-02-07 2003-08-22 Sony Corp 半導体装置及びその製造方法
FR2869459B1 (fr) * 2004-04-21 2006-08-04 Commissariat Energie Atomique Realignement entre niveaux apres une etape d'epitaxie.
US20060204505A1 (en) * 2005-03-08 2006-09-14 Sliwkowski Mark X Methods for identifying tumors responsive to treatment with HER dimerization inhibitors (HDIs)
US7817265B2 (en) * 2008-09-25 2010-10-19 United Microelectronics Corp. Alignment mark and defect inspection method
TWI412068B (zh) * 2008-09-25 2013-10-11 United Microelectronics Corp 對準標記及缺陷檢測方法
US9054149B2 (en) * 2012-09-06 2015-06-09 Freescale Semiconductor, Inc. Semiconductor device with diagonal conduction path

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3697318A (en) * 1967-05-23 1972-10-10 Ibm Monolithic integrated structure including fabrication thereof
FR2282162A1 (fr) * 1974-08-12 1976-03-12 Radiotechnique Compelec Procede de realisation de dispositifs semiconducteurs
US4462151A (en) * 1982-12-03 1984-07-31 International Business Machines Corporation Method of making high density complementary transistors
EP0182876B1 (en) * 1984-05-25 1990-10-24 American Microsystems, Incorporated Tri-well cmos technology
JPH0722179B2 (ja) * 1985-12-27 1995-03-08 日本電気株式会社 半導体ウエ−ハの位置合せマ−クの形成方法
US4707455A (en) * 1986-11-26 1987-11-17 General Electric Company Method of fabricating a twin tub CMOS device
JPS63187628A (ja) * 1987-01-30 1988-08-03 Toshiba Corp 電子ビ−ム露光用位置合せマ−クの形成方法
US5059546A (en) * 1987-05-01 1991-10-22 Texas Instruments Incorporated BICMOS process for forming shallow NPN emitters and mosfet source/drains
JP2710935B2 (ja) * 1987-08-08 1998-02-10 三菱電機株式会社 半導体装置
US4936930A (en) * 1988-01-06 1990-06-26 Siliconix Incorporated Method for improved alignment for semiconductor devices with buried layers
US5043788A (en) * 1988-08-26 1991-08-27 Mitsubishi Denki Kabushiki Kaisha Semiconductor device with functional portions having different operating voltages on one semiconductor substrate
JPH0824145B2 (ja) * 1988-12-19 1996-03-06 株式会社東芝 Ｃｍｏｓ半導体装置の製造方法
US5047358A (en) * 1989-03-17 1991-09-10 Delco Electronics Corporation Process for forming high and low voltage CMOS transistors on a single integrated circuit chip
JP2897248B2 (ja) * 1989-04-18 1999-05-31 富士通株式会社 半導体装置の製造方法
DE4214302C2 (de) * 1991-05-03 2000-01-13 Hyundai Electronics Ind Verfahren zur Herstellung einer CMOS-Struktur mit Doppelwannen
US5242841A (en) * 1992-03-25 1993-09-07 Texas Instruments Incorporated Method of making LDMOS transistor with self-aligned source/backgate and photo-aligned gate

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20250302188A1 (en) * 2024-04-01 2025-10-02 Hangzhou Pinsong Technology Co., Ltd Stable Long Iron Plate Table

Also Published As

Publication number Publication date
EP0562309A2 (en) 1993-09-29
DE69332006D1 (de) 2002-07-18
US5500392A (en) 1996-03-19
TW243545B (ja) 1995-03-21
EP0562309B1 (en) 2002-06-12
KR100318283B1 (ko) 2002-03-20
EP0562309A3 (en) 1998-10-07
DE69332006T2 (de) 2002-11-28

Similar Documents

Publication Publication Date Title
JP3310377B2 (ja) 自己位置合わせされたソース／バックゲート及び写真位置合わせされたゲートを有するｌｄｍｏｓトランジスタの製造方法
JP2987098B2 (ja) 集積回路の製造方法
KR100220441B1 (ko) 반도체 구조에 스페이서를 형성하는 방법
US5171699A (en) Vertical DMOS transistor structure built in an N-well CMOS-based BiCMOS process and method of fabrication
KR100230610B1 (ko) 자기정렬된 웰탭을 지니는 bicmos 디바이스 및 그 제조방법
US5811850A (en) LDMOS transistors, systems and methods
US5427964A (en) Insulated gate field effect transistor and method for fabricating
KR100318283B1 (ko) 웰주입용의공통정합마크를사용하는평면공정
EP0747966A2 (en) High efficiency quasi-vertical DMOS in MOS or BICMOS process
EP0658938A1 (en) An integrated circuit comprising an EPROM cell and a MOS transistor
EP0104233A1 (en) Process for forming complementary integrated circuit devices
EP1030363A2 (en) Integration of bipolar and CMOS devices for sub-0.1 micrometer transistors
KR100199465B1 (ko) 반도체 디바이스용으로 제조되는 접점구조물 및 이를 제조하는 방법
EP0545082B1 (en) Process for manufacturing MOS-type integrated circuits comprising LOCOS isolation regions
US4662057A (en) Method of manufacturing a semiconductor integrated circuit device
EP0706716A1 (en) Transistors and methods for fabrication thereof
US6249030B1 (en) BI-CMOS integrated circuit
US4965216A (en) Method of fabricating a bi-CMOS device
JPS60163452A (ja) バイポーラデバイスおよび電界効果デバイスを有する集積回路およびその製造方法
KR100281397B1 (ko) 초박형 ｓｏｉ 정전기방전 보호 소자의 형성 방법
EP0595484A1 (en) NMOS LDD PMOS HALO IC process for CMOS transistors
JPH1055976A (ja) 種々の埋められた領域を有する半導体装置の製造方法
KR100227873B1 (ko) 밀접하게 이격된 콘택트를 지니는 BiCMOS 장치 및 그 제조방법
US5850360A (en) High-voltage N-channel MOS transistor and associated manufacturing process
US7462543B1 (en) Flash memory cell transistor with threshold adjust implant and source-drain implant formed using a single mask