JPH0645929A - 半分の整数による分割器およびアナログ利得補償を使用した低雑音周波数シンセサイザ - Google Patents

半分の整数による分割器およびアナログ利得補償を使用した低雑音周波数シンセサイザ

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JPH0645929A
JPH0645929A JP5091631A JP9163193A JPH0645929A JP H0645929 A JPH0645929 A JP H0645929A JP 5091631 A JP5091631 A JP 5091631A JP 9163193 A JP9163193 A JP 9163193A JP H0645929 A JPH0645929 A JP H0645929A
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Abstract

(57)【要約】 【目的】 本発明は、低い位相雑音、低いスプリアスレ
ベルおよび迅速なスイッチング速度を有する低雑音周波
数シンセサイザを提供することを目的とする。 【構成】 入力信号ｆ1 を受信し、第１の分割数Ｎで分
割された入力信号の値に等しい第１の基準周波数信号ｆ
R を出力する第１の分割器13と、周波数シンセサイザの
出力信号を発生する電圧制御発振器18と、周波数シンセ
サイザの出力信号を受信して第２の分割数Ｍで分割され
た出力信号の値に等しい第２の基準周波数信号ｆC を供
給する第２の分割器15と、第１および第２の基準周波数
信号ｆR ，ｆC を比較し、位相エラー出力信号を生成
し、その利得をデジタルアナログ変換器12の利得制御出
力電圧信号Ｇc によって制御される位相／周波数検出器
14と、分割数の変化を補償するために位相検出器14の利
得を調節し、第１および第２の分割数を選択するデジタ
ル制御装置20とを具備している。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は一般に低雑音周波数シン
セサイザ、特に半分の整数による分割器およびアナログ
利得補償を使用した低雑音周波数シンセサイザに関す
る。
【０００２】
【従来の技術】伝統的な周波数合成は、直接アナログま
たは間接Ｍ／Ｎ、或はパルススワローイング（swallowi
ng）技術のいずれかを使用する。ミサイル適用に対し
て、ミサイルにおける寸法および容積制限は全ての周波
数増倍器の数の多さおよび物理的に大きい寸法並びにそ
こで必要とされる高いＱのバンドパスフィルタのために
直接アナログシンセサイザと適合しない。通常のＭ／
Ｎ、或はパルススワローイングを使用するシンセサイザ
は主に高いスプリアスレベルから影響を受けるため、設
計は非常に注意深く行われなければならない。
【０００３】
【発明が解決しようとする課題】利得補償は、通常ルー
プ利得を変化するように異なる抵抗の組合わせにおいて
スイッチするようにアナログスイッチの有限数によって
行われる。これに関する欠点は有限数のステップしか利
用できず、これらの制限された数のステップの解が膨大
であることである。さらに、これらの余分の素子の寄生
キャパシタンスは安定問題を発生させる可能性が高い。
【０００４】したがって、従来の伝統的な周波数合成方
法より低い位相雑音、低いスプリアスレベルおよび迅速
なスイッチング速度を有する低雑音周波数シンセサイザ
を提供することは周波数シンセサイザ技術において有効
である。
【０００５】
【課題を解決するための手段】上記および別の利点を提
供するために、本発明は整数の半分のステップでインク
レメントおよびデクレメントされる少なくとも１つの半
分の整数による周波数分割器を使用する低雑音周波数シ
ンセサイザ、並びに伝統的な周波数合成方法より低い雑
音、低いスプリアスレベルおよび迅速なスイッチング速
度を達成するために位相／周波数検出器におけるアナロ
グ利得補償方法を提供する。本発明の新規性のある重要
な特徴は、半分の整数による分割器の利用および分割数
の変化するループを補償するために位相検出器利得を調
節する能力である。
【０００６】特に、本発明の周波数シンセサイザは入力
信号を受信し、第１の分割数Ｎにより分割された入力信
号の値に等しい第１の基準周波数信号を供給する第１の
半分の整数による分割器（整数の半分のステップでイン
クレメントおよびデクレメント可能）を含む周波数シン
セサイザである。電圧制御発振器（ＶＣＯ）は周波数シ
ンセサイザの出力信号（ｆ0 ）を供給する。
【０００７】第２の半分の整数による分割器（整数の半
分のステップでインクレメントおよびデクレメント可
能）は出力信号（ｆ0 ）を受信し、別の分割数Ｍにより
分割された出力信号（ｆ0 ）の値に等しい第２の基準周
波数信号（ｆC ）を供給する。位相／周波数検出器は第
１および第２の基準周波数信号を比較し、位相エラー出
力信号を供給する。分割数の変化を補償するために位相
検出器の利得を調節するデジタル制御装置が設けられ、
第１および第２の分割数を選択する。
【０００８】デジタル制御装置は、典型的にＰＲＯＭ中
のメモリアドレス位置をアドレスすることによって周波
数を選択するデジタル周波数命令ワードを受信するプロ
グラム可能な読取り専用メモリ（ＰＲＯＭ）と、利得制
御出力電圧信号（ＧC ）を供給するデジタルアナログ変
換器とを含む。各アドレスは、分割数ＭおよびＮ並びに
デジタルアナログ変換器の出力電圧を制御するデジタル
ワードを含む。さらに、周波数シンセサイザは、位相／
周波数検出器手段とＶＣＯとの間に結合されたループフ
ィルタ、および位相／周波数検出器の出力信号に応答し
てインロックフラッグ信号を供給する位相／周波数検出
器に結合されたロック検出回路を含んでもよい。
【０００９】
【発明の効果】半分の整数による分割器を使用する本発
明シンセサイザの利点は、低い位相雑音、低いスプリア
スレベルおよび迅速な周波数チャンネルスイッチングで
ある。所定の大きさの周波数ステップを生成するため
に、分割数はステップの大きさの半分である。ステップ
の大きさの半分の分割数により分割器からの雑音供給は
その分だけ減少される。半分の整数による分割器を設け
ることによって半分の整数による分割数（特にＭ、およ
び選択的にＭとＮ）を使用することはまた位相検出器に
与えられる周波数が２倍の高さであることを意味する。
したがって、位相マージンは雑音スペクトルにおいてピ
ークを持つループ中の対応した減少により改良される。
この基準信号は位相検出器を通るが２倍の周波数で“放
出”し、ループはこの基準信号を著しく良好に減衰し、
低いスプリアスレベルを持つシンセサイザを生成する。
【００１０】高い基準周波数は大きいループ利得および
帯域幅を提供する。高い利得はＶＣＯの雑音が顕著に減
少されることを意味し、ＶＣＯのために低い位相雑音が
得られる。位相検出器のＤＡＣ制御された利得補償はＭ
分割器形態を非常に正確に補償し、それによって雑音ス
ペクトルのループピークを除去する。
【００１１】さらに、回路の複雑さはシンセサイザの寸
法の対応した減少および信頼性の改良により軽減され、
一方上記の改良された動作特性を提供する。本発明の改
良された周波数シンセサイザは従来のシンセサイザ方法
と両立性があり、さらに改良するようにこれらの方法と
共に動作するように構成されてもよい。
【００１２】
【実施例】図面を参照すると、本発明の原理による低雑
音位相ロックループ周波数シンセサイザ10のブロック図
が示されている。シンセサイザ10はプログラム可能な読
取り専用メモリ（ＰＲＯＭ）11およびデジタルアナログ
変換器12を含むデジタル制御装置20から構成されてい
る。プログラム可能な読取り専用メモリ（ＰＲＯＭ）11
はデジタル周波数命令を受信するように構成される。Ｐ
ＲＯＭ11は、デジタルアナログ変換器12に供給され、ま
た入力信号（ｆI ）を受信し、第１の位相検出器基準周
波数信号（ｆR ）を供給するように構成されたＮ分割器
13に結合される。
【００１３】デジタルアナログ変換器12およびＮ分割器
13は、位相／周波数検出器14に結合された出力を有す
る。デジタルアナログ変換器12は、位相／周波数検出器
14に利得制御出力信号（ＧC ）を供給する。ＰＲＯＭ11
は、出力がまた位相／周波数検出器14に結合されたＭ分
割器15によって結合される。Ｍ分割器15は、位相／周波
数検出器14に第２の位相検出器基準周波数信号（ｆC ）
を供給する。
【００１４】位相／周波数検出器14の出力はロック検出
回路16およびループフィルタ17に供給され、ロック検出
回路16はミサイル論理プロセッサに供給される“インロ
ック”フラッグ信号を供給し、ループフィルタ17の出力
はシンセサイザ10の周波数シンセサイザ出力信号
（ｆO ）を供給する電圧制御発振器（ＶＣＯ）18に結合
されている。周波数シンセサイザ出力信号はフィードバ
ック信号としてＭ分割器15に結合される。
【００１５】動作において、デジタル周波数命令ワード
はＰＲＯＭ11中の位置をアドレスするために使用される
周波数を選択するためにＰＲＯＭ11に供給される。ＰＲ
ＯＭアドレス位置の内容はＮ分割器13中の比率、Ｍ分割
器15中の比率およびデジタルアナログ変換器12に供給さ
れたデジタルワードを設定する。
【００１６】Ｎ分割器13は、位相検出器基準周波数を構
成するｆR を発生するためにＮにより入力信号ｆI を分
割する。位相／周波数検出器14は、Ｍにより分割された
ＶＣＯ18によって供給された周波数シンセサイザ出力信
号ｆO を構成するＭ分割器15の出力信号ｆC の位相と基
準周波数ｆR の位相を比較する。分割比Ｍは、ＰＲＯＭ
11の内容によって決定される。位相／周波数検出器14の
出力はループフィルタ17によって増幅され、フィルタ伝
達関数Ｆ（ｓ）にしたがって周波数成形された位相エラ
ーを表す。ループフィルタ伝達関数Ｆ（ｓ）は当業者に
良く知られている方法で利得、帯域幅、スプリアス除去
およびロック時間のようなループ特性を決定し、位相ロ
ックループの予め定められた利得および周波数応答特性
を提供する。
【００１７】位相／周波数検出器14の利得（ＫD ）は、
デジタルアナログ変換器12の出力電圧によって制御され
る。デジタルアナログ変換器12の出力電圧は、12ビット
のデジタルアナログ変換器12が使用された場合、１ミリ
ボルトの分解能で制御される。連続的な微調節はＭ分割
器15によって供給された出力周波数（ｆC ）を正しく補
償し、したがってＭ周波数値の変化によって利得変化を
最小化する。これはループピークのソースとして利得変
化をなくする。
【００１８】ループが位相ロックされた（インロックフ
ラッグ信号によって示されるように）場合、以下の式が
有効である： ｆC ＝ｆR ，ｆO ＝Ｍ・ｆR およびｆO ＝ｆI ・Ｍ／Ｎ Ｍおよび、またはＮは整数または半分の整数であること
が可能であり、（ｆI／Ｎ）／２の最小の周波数ステッ
プの大きさを提供する。
【００１９】シンセサイザ10の位相雑音は以下の式によ
って与えられる：
【数１】 ここにおいて、第１の項は位相／周波数検出器14中の雑
音であり、第２の項はＶＣＯ18中の雑音であり、第３の
項は分割器13中の雑音であり、またＦ（ｓ）はループフ
ィルタ17の伝達関数であり、ＫV はＶＣＯ18の利得定数
であり、ＫD は位相検出器14の利得である。これらの式
から、雑音はＭを小さくすることによって減少されるこ
とが観察され、これは本発明の半分の整数による分割器
シンセサイザ10において行われる。
【００２０】図２は、図１に示された３つのシンセサイ
ザ10a ，10b ，10c を使用するミサイルレーダシステム
40のブロック図を示す。レーダシステム40は、図１に示
された結晶発振器49および３つのシンセサイザ10a ，10
b ，10c を含む周波数基準ユニット50を含む。結晶発振
器49は、３つのシンセサイザ10a ，10b ，10c にクロッ
ク信号を供給する。レーダシステム40は、局部発振器
（ＬＯ）データリンクによって周波数基準ユニット50に
結合された後方受信機41を含む。基準ユニット50は、出
力がサーキュレータ43によってアンテナ44に結合される
送信機42に結合される。レーダ反射信号は、無線周波数
（ＲＦ）受信機48に反射信号を結合する探索装置45に結
合される。第１の局部発振器信号は、中間周波数にレー
ダ反射信号を下方変換するために第１のシンセサイザ10
a からＲＦ受信機48に結合される。ＲＦ受信機48はＩＦ
／ビデオ受信機47に結合された出力を有し、第２の局部
発振器信号は下方変換プロセスを完成するために第２の
周波数シンセサイザ10b からＩＦ／ビデオ受信機47に結
合される。ビデオ出力信号はＩＦ／ビデオ受信機47から
デジタルプロセッサ46に結合され、デジタルプロセッサ
46は結晶発振器49からシステムクロック信号を、第３の
周波数シンセサイザ10c からインロックフラッグ信号を
受信し、第３のシンセサイザ10c に周波数命令を供給す
る。
【００２１】動作において、後方受信機41は例えば発射
した飛行体から命令信号を受信し、データリンクによっ
て周波数基準ユニット50に受信された命令信号を結合す
る。ミサイルは、送信機42、アンテナ44、探索装置45、
ＲＦ受信機48およびＩＦ／ビデオ受信機47を使用して通
常の方法で誘導される。３つのシンセサイザ10a ，10b
，10c はＲＦ受信機48、ＩＦ／ビデオ受信機47および
デジタルプロセッサ46に局部発振器信号をそれぞれ供給
する。これらの信号は目標を追跡し、目標に向けてミサ
イルを誘導するように処理された受信されたレーダ反射
信号の下方変換を行われる。この処理は本発明の理解に
関係なく、ここでは説明しない。
【００２２】本発明のシンセサイザ10a ，10b ，10c を
使用した周波数基準ユニット50の実施態様が構成され、
試験された。試験結果の要約は以下の通りである。これ
までの試験結果は位相雑音において10ｄＢ以上の改良を
示し、半分の整数による分割器を使用しない同じ既存の
シンセサイザに比較された場合、本発明のシンセサイザ
10によりスプリアス信号において16ｄＢの改良が達成さ
れた。位相ロックループのロックアップ時間はほぼ半分
に縮められ、既存の周波数シンセサイザユニットに対す
る約35マイクロ秒から周波数基準ユニット50の修正され
た形態に対する約15マイクロ秒に値を低下させた。これ
らの顕著な改良は、小さい領域を占有するシンセサイザ
10を使用して達成され、必要な電力が低く、既存の周波
数基準ユニットにおいて使用される通常のシンセサイザ
より高い信頼性を提供する。
【００２３】半分の整数ステップでインクレメント可能
である分割器13，15を使用したときの本発明の周波数シ
ンセサイザ10の利点は、低い位相雑音、低いスプリアス
レベルおよび迅速な周波数チャンネルスイッチングであ
る。所定の寸法の周波数ステップを生成するために、分
割数Ｍが半分のステップ寸法として選択される。半分の
ステップ寸法の分割数を使用すると、分割器15からの雑
音供給はその係数だけ減少される。
【００２４】１／２を使用する半分の整数による分割器
13，15を設けることによって、分割数はまた位相／周波
数検出器14に与えられた周波数が２倍の高さであること
を意味する。したがって、位相マージンは雑音スペクト
ルのループピークにおける対応した減少により改良さ
れ、それはループピークによる低い雑音を与える。この
基準信号は位相／周波数検出器14を通って２倍の周波数
で“流出”し、ループはこの基準信号をさらに良好に減
衰し、低いスプリアスレベルを持つシンセサイザ10を生
成する。
【００２５】高い基準周波数は大きいループ利得および
帯域幅を提供する。高い利得はＶＣＯ18の雑音がかなり
低下することを意味し、それはＶＣＯ18による低い位相
雑音を提供する。組合せの位相／周波数検出器14により
達成され、結合された広いループ帯域幅は非常に速い位
相ロックされたループロックを提供する。位相／周波数
検出器14のＤＡＣ制御利得補償はＭ分割器変化を非常に
正確に補償し、それによって雑音スペクトルのループピ
ークを除去する。
【００２６】さらに、シンセサイザ10の複雑さは対応し
た寸法の減少および信頼性の改良により軽減され、一方
において上記の改良された特性を提供する。改良された
周波数シンセサイザ10は伝統的なシンセサイザ技術と適
合可能であり、さらに改良を生むためにこれらの技術と
組合わせられて動作するように構成されてもよい。
【００２７】以上、半分の整数による分割器およびアナ
ログ利得補償を使用した新しい、改良された低い雑音周
波数シンセサイザが記載されている。上記の実施例は、
本発明の原理の適用を表した多数の特定の実施例のいく
つかを示すに過ぎないことが理解されるであろう。当業
者は本発明の技術的範囲を逸脱することなく種々および
別の構造を用意に認識できることは明らかである。
【図面の簡単な説明】
【図１】本発明の原理による分割器およびアナログ利得
補償を使用した低雑音周波数シンセサイザの概略図。
【図２】図１のシンセサイザを使用したミサイルレーダ
システムのブロック図。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｌ 7/08 (72)発明者 ジョエル・シー・ブランケ アメリカ合衆国、カリフォルニア州 91311、チャッツワース、ナンバー203、ポ エマ・プレース 11516

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 入力信号を受信し、第１の分割数Ｎによ
    って分割された入力信号の値に等しい第１の基準周波数
    信号を供給する第１の分割器と、 周波数シンセサイザの出力信号を供給する電圧制御発振
    器と、 周波数シンセサイザの出力信号を受信し、第２の分割数
    Ｍによって分割された出力信号の値に等しい第２の基準
    周波数信号を供給する第２の分割器と、 第１および第２の基準周波数信号ｆR ，ｆC を比較し、
    位相エラー出力信号を供給し、位相／周波数検出手段の
    利得がデジタルアナログ変換器の利得制御出力電圧信号
    によって制御される位相／周波数検出手段と、 分割数の変化を補償するために位相検出手段の利得を調
    節し、第１および第２の分割数を選択するデジタル制御
    手段とを含んでいることを特徴とする周波数シンセサイ
    ザ。
  2. 【請求項２】 デジタル制御手段は、プログラム可能な
    読取り専用メモリ中のメモリアドレス位置をアドレスす
    ることによって周波数を選択するデジタル周波数命令ワ
    ードを受信するプログラム可能な読取り専用メモリと、 プログラム可能な読取り専用メモリからデジタルワード
    を受信し、分割数の変化を補償するために位相／周波数
    検出手段の利得値を調節する利得制御出力電圧信号を供
    給するように結合されたデジタルアナログ変換器とを具
    備している請求項１記載の周波数シンセサイザ。
  3. 【請求項３】 さらに位相／周波数検出手段とＶＣＯと
    の間に結合されたループフィルタを具備している請求項
    １記載の周波数シンセサイザ。
  4. 【請求項４】 さらに位相／周波数検出手段の出力信号
    に応答してインロックフラッグ信号を供給する位相／周
    波数検出手段に結合されたロック検出回路を具備してい
    る請求項１記載の周波数シンセサイザ。
  5. 【請求項５】 さらに位相／周波数検出手段の出力信号
    に応答してインロックフラッグ信号を供給する位相／周
    波数検出手段に結合されたロック検出回路を具備してい
    る請求項２記載の周波数シンセサイザ。
  6. 【請求項６】 第２の分割器は半分の整数ステップでイ
    ンクレメントおよびデクレメントするように構成されて
    いる請求項１記載の周波数シンセサイザ。
  7. 【請求項７】 第１の分割器は半分の整数ステップでイ
    ンクレメントおよびデクレメントするように構成されて
    いる請求項６記載の周波数シンセサイザ。
  8. 【請求項８】 プログラム可能な読取り専用メモリ中の
    メモリアドレス位置をアドレスすることによって周波数
    を選択するデジタル周波数命令ワードを受信するプログ
    ラム可能な読取り専用メモリと、 周波数シンセサイザの出力信号を供給する電圧制御発振
    器と、 プログラム可能な読取り専用メモリからデジタルワード
    を受信し、変化する分割数を補償するために位相検出器
    利得値を調節する利得制御出力電圧信号を供給するよう
    に結合されたデジタルアナログ変換器と、 入力信号を受信し、Ｎにより分割された入力信号の値に
    等しい位相検出器基準周波数信号を供給する分割器の分
    割比がプログラム可能な読取り専用メモリアドレス位置
    によって設定されるプログラム可能な読取り専用メモリ
    に結合されたＮによる分割器と、 第１および第２の位相検出器基準周波数信号ｆR ，ｆC
    を比較し、位相エラー信号を含む出力信号を供給するデ
    ジタルアナログ変換器およびＮによる分割器並びにＭに
    よる分割器の出力に結合され、利得がデジタルアナログ
    変換器の利得制御出力電圧信号によって制御される位相
    ／周波数検出器と、 プログラム可能な読取り専用メモリおよび位相／周波数
    検出器に結合され、周波数シンセサイザの出力信号を受
    信するように結合され、分割比がプログラム可能な読取
    り専用メモリアドレス位置中の値によって設定され、Ｍ
    により分割されたシンセサイザ出力信号の値に等しい第
    ２の位相検出器基準周波数信号を供給するＭによる分割
    器と、 位相／周波数検出器と電圧制御発振器との間に結合され
    たループフィルタとを具備していることを特徴とする周
    波数シンセサイザ。
  9. 【請求項９】 プログラム可能な読取り専用メモリ中の
    メモリアドレス位置をアドレスすることによって周波数
    を選択するデジタル周波数命令ワードを受信するプログ
    ラム可能な読取り専用メモリと、 周波数シンセサイザの出力信号を供給する電圧制御発振
    器と、 プログラム可能な読取り専用メモリからデジタルワード
    を受信し、分割数の変化を補償するために位相検出器利
    得値を調節する利得制御出力電圧信号を供給するように
    結合されたデジタルアナログ変換器と、 入力信号を受信し、Ｎにより分割された入力信号の値に
    等しい位相検出器基準周波数信号を供給する分割器の分
    割比がプログラム可能な読取り専用メモリアドレス位置
    によって設定されるプログラム可能な読取り専用メモリ
    に結合されたＮによる分割器と、 第１および第２の位相検出器基準周波数信号ｆR ，ｆC
    を比較し、位相エラー信号を含む出力信号を供給するデ
    ジタルアナログ変換器およびＮによる分割器の出力に結
    合され、利得がデジタルアナログ変換器の利得制御出力
    電圧信号によって制御される位相／周波数検出器と、 プログラム可能な読取り専用メモリおよび位相／周波数
    検出器に結合され、周波数シンセサイザの出力信号を受
    信するように結合され、分割比がプログラム可能な読取
    り専用メモリアドレス位置中の値によって設定され、Ｍ
    により分割されたシンセサイザ出力信号の値に等しい第
    ２の位相検出器基準周波数信号を供給し、ここにおいて
    Ｍが半分の整数のステップでインクレメントおよびデク
    レメントされるように構成されたＭによる分割器と、 位相／周波数検出器の出力信号に応答してインロックフ
    ラッグ信号を供給する位相／周波数検出器に結合された
    ロック検出回路と、 位相／周波数検出器と電圧制御発振器との間に結合され
    たループフィルタとを具備していることを特徴とする周
    波数シンセサイザ。
  10. 【請求項１０】 アンテナにサーキュレータによって結
    合された送信機と、 探索装置およびサーキュレータを介してアンテナに結合
    された無線周波数受信機と、 ビデオ受信機を介して無線周波数受信機に結合されたデ
    ジタルプロセッサとを具備しているミサイルレーダシス
    テムにおいて、 デジタルプロセッサにシステムクロック信号を供給する
    結晶発振器と、中間周波数信号にレーダ反射信号を下方
    変換する無線周波数受信機に第１の局部発振器信号を供
    給する第１のシンセサイザと、デジタルプロセッサによ
    り処理するために中間周波数信号を下方変換するように
    ビデオ受信機に第２の局部発振器信号を供給する第２お
    よび第３の周波数シンセサイザとを具備し、第３の周波
    数シンセサイザがデジタルプロセッサにインロック信号
    を供給し、デジタルプロセッサが第３のシンセサイザに
    周波数命令信号を供給する周波数基準ユニットを具備
    し、 少なくとも１つの周波数シンセサイザが、 入力信号を受信し、第１の分割数Ｎによって分割された
    入力信号の値に等しい第１の基準周波数信号を供給する
    第１の分割器と、 周波数シンセサイザの出力信号を供給する電圧制御発振
    器と、 第２の分割数Ｍによって分割された出力信号の値に等し
    い第２の基準周波数信号を供給するために周波数シンセ
    サイザの出力信号を受信する第２の分割器と、 第１および第２の基準周波数信号ｆR ，ｆC を比較し、
    位相エラー出力信号を供給し、利得がデジタルアナログ
    変換器の利得制御出力電圧信号によって制御される位相
    ／周波数検出器手段と、 分割数の変化を補償するために位相検出器手段の利得を
    調節し、第１および第２の分割数を選択するデジタル制
    御装置手段とを含んでいることを特徴とするミサイルレ
    ーダシステム。
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