JPH0646117A - 再ダイヤルメモリ - Google Patents
再ダイヤルメモリInfo
- Publication number
- JPH0646117A JPH0646117A JP4198191A JP19819192A JPH0646117A JP H0646117 A JPH0646117 A JP H0646117A JP 4198191 A JP4198191 A JP 4198191A JP 19819192 A JP19819192 A JP 19819192A JP H0646117 A JPH0646117 A JP H0646117A
- Authority
- JP
- Japan
- Prior art keywords
- address
- data
- memory
- reset
- latch circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】
【目的】 リセット信号を解除することなく、かつ、ア
ドレスカウンタを制御することなく、イニシャルリセッ
トを可能にする。 【構成】 ダイヤルデータを記憶する複数のメモリセル
からなるメモリセルアレイ３と、ダイヤルデータをラッ
チするラッチ回路１と、アドレスデータを発生するアド
レスカウンタ６と、アドレスカウンタ６の発生するアド
レスデータに基づきメモリセルのアドレスを選択すると
ともにリセット信号（ＲＥＳＥＴ）により全てのアドレ
スを同時に選択する制御線７を有するアドレスデコーダ
４と、アドレスデコーダ４により選択されたアドレスの
メモリセルとラッチ回路１との間でダイヤルデータの読
み出し・書き込みを制御するリードライト用入出力回路
２とを備えている。
ドレスカウンタを制御することなく、イニシャルリセッ
トを可能にする。 【構成】 ダイヤルデータを記憶する複数のメモリセル
からなるメモリセルアレイ３と、ダイヤルデータをラッ
チするラッチ回路１と、アドレスデータを発生するアド
レスカウンタ６と、アドレスカウンタ６の発生するアド
レスデータに基づきメモリセルのアドレスを選択すると
ともにリセット信号（ＲＥＳＥＴ）により全てのアドレ
スを同時に選択する制御線７を有するアドレスデコーダ
４と、アドレスデコーダ４により選択されたアドレスの
メモリセルとラッチ回路１との間でダイヤルデータの読
み出し・書き込みを制御するリードライト用入出力回路
２とを備えている。
Description
【０００１】
【産業上の利用分野】この発明は、電話機に用いられる
再ダイヤルメモリに関するものである。
再ダイヤルメモリに関するものである。
【０００２】
【従来の技術】以下に従来の再ダイヤルメモリについて
説明する。図２は従来の再ダイヤルメモリの構成を示す
ものである。図２において、１はダイヤルデータをラッ
チするラッチ回路、２はダイヤルデータをメモリセルか
ら読み出し・書き込み制御するリードライト用入出力回
路、３はダイヤルデータを記憶するメモリセルアレイ、
４′はアドレスデコーダ、５はワード線、６はアドレス
データを発生するアドレスカウンタである。
説明する。図２は従来の再ダイヤルメモリの構成を示す
ものである。図２において、１はダイヤルデータをラッ
チするラッチ回路、２はダイヤルデータをメモリセルか
ら読み出し・書き込み制御するリードライト用入出力回
路、３はダイヤルデータを記憶するメモリセルアレイ、
４′はアドレスデコーダ、５はワード線、６はアドレス
データを発生するアドレスカウンタである。
【０００３】以上のように構成された再ダイヤルメモリ
について、以下そのイニシャルリセットの動作を説明す
る。まず、リセット信号（ＲＥＳＥＴ）により、ラッチ
回路１を“Ｈ（ハイレベル）”にリセットする。リセッ
ト信号を解除して、リードライト用入出力回路２をライ
トモードにする。そして、アドレスカウンタ６を０〜Ｆ
番地まで指定することで、ワード線５により、メモリセ
ルアレイ３のすべてのメモリセルが“Ｈ”にイニシャル
リセットされる。
について、以下そのイニシャルリセットの動作を説明す
る。まず、リセット信号（ＲＥＳＥＴ）により、ラッチ
回路１を“Ｈ（ハイレベル）”にリセットする。リセッ
ト信号を解除して、リードライト用入出力回路２をライ
トモードにする。そして、アドレスカウンタ６を０〜Ｆ
番地まで指定することで、ワード線５により、メモリセ
ルアレイ３のすべてのメモリセルが“Ｈ”にイニシャル
リセットされる。
【０００４】
【発明が解決しようとする課題】しかしながら上記の従
来構成では、リセット信号を解除し、アドレスカウンタ
６を制御しなければ、メモリセルアレイ３をイニシャル
リセットすることができないという欠点を有していた。
この発明の目的は、上記従来の問題点を解決するもの
で、リセット信号を解除することなく、かつ、アドレス
カウンタを制御することなく、イニシャルリセットでき
る再ダイヤルメモリを提供することである。
来構成では、リセット信号を解除し、アドレスカウンタ
６を制御しなければ、メモリセルアレイ３をイニシャル
リセットすることができないという欠点を有していた。
この発明の目的は、上記従来の問題点を解決するもの
で、リセット信号を解除することなく、かつ、アドレス
カウンタを制御することなく、イニシャルリセットでき
る再ダイヤルメモリを提供することである。
【０００５】
【課題を解決するための手段】この目的を達成するため
にこの発明の再ダイヤルメモリは、ダイヤルデータを記
憶する複数のメモリセルからなるメモリセルアレイと、
ダイヤルデータをラッチするラッチ回路と、アドレスデ
ータを発生するアドレスカウンタと、このアドレスカウ
ンタの発生するアドレスデータに基づきメモリセルのア
ドレスを選択するとともにリセット信号により全てのア
ドレスを同時に選択するアドレスデコーダと、このアド
レスデコーダにより選択されたアドレスのメモリセルと
ラッチ回路との間でダイヤルデータの読み出し・書き込
みを制御するリードライト用入出力回路とを備えてい
る。
にこの発明の再ダイヤルメモリは、ダイヤルデータを記
憶する複数のメモリセルからなるメモリセルアレイと、
ダイヤルデータをラッチするラッチ回路と、アドレスデ
ータを発生するアドレスカウンタと、このアドレスカウ
ンタの発生するアドレスデータに基づきメモリセルのア
ドレスを選択するとともにリセット信号により全てのア
ドレスを同時に選択するアドレスデコーダと、このアド
レスデコーダにより選択されたアドレスのメモリセルと
ラッチ回路との間でダイヤルデータの読み出し・書き込
みを制御するリードライト用入出力回路とを備えてい
る。
【０００６】
【作用】この発明の構成によれば、リセット信号により
ラッチ回路を“Ｈ（ハイレベル）”にリセットすると、
同時にアドレスレコーダがリセット信号により全てのア
ドレスを選択するため、ラッチ回路からリードライト用
入出力回路を介してすべてのメモリセルに“Ｈ”のデー
タが書き込まれる。このように、リセット信号を解除す
ることなく、かつ、アドレスカウンタを制御することも
なく、イニシャルリセットをすることができる。
ラッチ回路を“Ｈ（ハイレベル）”にリセットすると、
同時にアドレスレコーダがリセット信号により全てのア
ドレスを選択するため、ラッチ回路からリードライト用
入出力回路を介してすべてのメモリセルに“Ｈ”のデー
タが書き込まれる。このように、リセット信号を解除す
ることなく、かつ、アドレスカウンタを制御することも
なく、イニシャルリセットをすることができる。
【０００７】
【実施例】以下にこの発明の一実施例について、図面を
参照しながら説明する。図１はこの発明の一実施例の再
ダイヤルメモリの構成を示すものである。図１におい
て、１はラッチ回路、２はリードライト用入出力回路、
３はメモリセルアレイ、４はアドレスデコーダ、５はワ
ード線、６はアドレスカウンタ、７は制御線である。
参照しながら説明する。図１はこの発明の一実施例の再
ダイヤルメモリの構成を示すものである。図１におい
て、１はラッチ回路、２はリードライト用入出力回路、
３はメモリセルアレイ、４はアドレスデコーダ、５はワ
ード線、６はアドレスカウンタ、７は制御線である。
【０００８】この再ダイヤルメモリは、ダイヤルデータ
を記憶する複数のメモリセルからなるメモリセルアレイ
３と、ダイヤルデータをラッチするラッチ回路１と、ア
ドレスデータを発生するアドレスカウンタ６と、このア
ドレスカウンタ６の発生するアドレスデータに基づきメ
モリセルのアドレスを選択するとともにリセット信号
（ＲＥＳＥＴ）により全てのアドレスを同時に選択する
制御線７を有するアドレスデコーダ４と、このアドレス
デコーダ４により選択されたアドレスのメモリセルとラ
ッチ回路１との間でダイヤルデータの読み出し・書き込
みを制御するリードライト用入出力回路２とを備えてい
る。
を記憶する複数のメモリセルからなるメモリセルアレイ
３と、ダイヤルデータをラッチするラッチ回路１と、ア
ドレスデータを発生するアドレスカウンタ６と、このア
ドレスカウンタ６の発生するアドレスデータに基づきメ
モリセルのアドレスを選択するとともにリセット信号
（ＲＥＳＥＴ）により全てのアドレスを同時に選択する
制御線７を有するアドレスデコーダ４と、このアドレス
デコーダ４により選択されたアドレスのメモリセルとラ
ッチ回路１との間でダイヤルデータの読み出し・書き込
みを制御するリードライト用入出力回路２とを備えてい
る。
【０００９】以上のように構成される再ダイヤルメモリ
について、以下そのイニシャルリセットの動作を説明す
る。リセット信号（ＲＥＳＥＴ）により、ダイヤルデー
タをラッチするラッチ回路１を“Ｈ（ハイレベル）”に
リセットする。同時に、リセット信号が制御線７を通っ
てアドレスデコーダ４へ入力されると、すべてのワード
線５が選択され、メモリセルアレイ３のすべてのメモリ
セルが選択される。すなわち、リセット状態になると、
ラッチ回路１の出力“Ｈ”がリードライト用入出力回路
２を介してすべてのメモリセルに書き込まれる。
について、以下そのイニシャルリセットの動作を説明す
る。リセット信号（ＲＥＳＥＴ）により、ダイヤルデー
タをラッチするラッチ回路１を“Ｈ（ハイレベル）”に
リセットする。同時に、リセット信号が制御線７を通っ
てアドレスデコーダ４へ入力されると、すべてのワード
線５が選択され、メモリセルアレイ３のすべてのメモリ
セルが選択される。すなわち、リセット状態になると、
ラッチ回路１の出力“Ｈ”がリードライト用入出力回路
２を介してすべてのメモリセルに書き込まれる。
【００１０】以上のようにこの実施例によれば、リセッ
ト信号によりラッチ回路１を“Ｈ（ハイレベル）”にリ
セットすると、同時にアドレスレコーダ４がリセット信
号により全てのアドレスを選択するため、すべてのメモ
リセルに“Ｈ”のデータが書き込まれる。このように、
リセット信号を解除することなく、かつ、アドレスカウ
ンタ６を制御することもなく、イニシャルリセットをす
ることができる。
ト信号によりラッチ回路１を“Ｈ（ハイレベル）”にリ
セットすると、同時にアドレスレコーダ４がリセット信
号により全てのアドレスを選択するため、すべてのメモ
リセルに“Ｈ”のデータが書き込まれる。このように、
リセット信号を解除することなく、かつ、アドレスカウ
ンタ６を制御することもなく、イニシャルリセットをす
ることができる。
【００１１】
【発明の効果】以上のようにこの発明の再ダイヤルメモ
リは、リセット信号によりラッチ回路を“Ｈ（ハイレベ
ル）”にリセットすると、同時にアドレスレコーダがリ
セット信号により全てのアドレスを選択するため、ラッ
チ回路からリードライト用入出力回路を介してすべての
メモリセルに“Ｈ”のデータが書き込まれる。このよう
に、リセット信号を解除することなく、かつ、アドレス
カウンタを制御することもなく、イニシャルリセットを
することができる。
リは、リセット信号によりラッチ回路を“Ｈ（ハイレベ
ル）”にリセットすると、同時にアドレスレコーダがリ
セット信号により全てのアドレスを選択するため、ラッ
チ回路からリードライト用入出力回路を介してすべての
メモリセルに“Ｈ”のデータが書き込まれる。このよう
に、リセット信号を解除することなく、かつ、アドレス
カウンタを制御することもなく、イニシャルリセットを
することができる。
【図１】この発明の一実施例の再ダイヤルメモリの構成
図である。
図である。
【図２】従来例の再ダイヤルメモリの構成図である。
１ ラッチ回路 ２ リードライト用入出力回路 ３ メモリセルアレイ ４ アドレスデコーダ ６ アドレスカウンタ
Claims (1)
- 【請求項１】 ダイヤルデータを記憶する複数のメモリ
セルからなるメモリセルアレイと、ダイヤルデータをラ
ッチするラッチ回路と、アドレスデータを発生するアド
レスカウンタと、このアドレスカウンタの発生するアド
レスデータに基づき前記メモリセルのアドレスを選択す
るとともにリセット信号により全てのアドレスを同時に
選択するアドレスデコーダと、このアドレスデコーダに
より選択されたアドレスのメモリセルと前記ラッチ回路
との間でダイヤルデータの読み出し・書き込みを制御す
るリードライト用入出力回路とを備えた再ダイヤルメモ
リ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4198191A JPH0646117A (ja) | 1992-07-24 | 1992-07-24 | 再ダイヤルメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4198191A JPH0646117A (ja) | 1992-07-24 | 1992-07-24 | 再ダイヤルメモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0646117A true JPH0646117A (ja) | 1994-02-18 |
Family
ID=16386991
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4198191A Pending JPH0646117A (ja) | 1992-07-24 | 1992-07-24 | 再ダイヤルメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0646117A (ja) |
-
1992
- 1992-07-24 JP JP4198191A patent/JPH0646117A/ja active Pending
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