JPS623481A - メモリ制御装置 - Google Patents
メモリ制御装置Info
- Publication number
- JPS623481A JPS623481A JP14108685A JP14108685A JPS623481A JP S623481 A JPS623481 A JP S623481A JP 14108685 A JP14108685 A JP 14108685A JP 14108685 A JP14108685 A JP 14108685A JP S623481 A JPS623481 A JP S623481A
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- JP
- Japan
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- memory cell
- memory
- input data
- address
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- Pending
Links
- 230000015654 memory Effects 0.000 title claims abstract description 79
- 239000011159 matrix material Substances 0.000 claims abstract description 12
- 239000000872 buffer Substances 0.000 abstract description 8
- 238000010586 diagram Methods 0.000 description 5
- 235000010627 Phaseolus vulgaris Nutrition 0.000 description 1
- 244000046052 Phaseolus vulgaris Species 0.000 description 1
- 210000000078 claw Anatomy 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明はメモリ制御装置に関し、特にパターン処理回路
や画像処理回路等に用いて好適なメモリ制御ｌ装置に関
する。
や画像処理回路等に用いて好適なメモリ制御ｌ装置に関
する。
藍】コ【市
従来のメモリ制御方式では、１回のメモリアクセスによ
り特定の１つのメモリセルに対してデータの書込み、読
み出しが行われる。ここで、パターン処理や画像処理等
の分野においては、豆いに関連するメモリセル群のメモ
リ内容を１度に処理して扱うことが非常に便利なことが
多く、よってかかる場合、互いに関連するメモリセル群
の各メモリ内容をアクセスする際には、シリアルにアク
セスを順次行うことが必要となる。そのために、アクセ
ス処理時間が増大するという欠点がある。
り特定の１つのメモリセルに対してデータの書込み、読
み出しが行われる。ここで、パターン処理や画像処理等
の分野においては、豆いに関連するメモリセル群のメモ
リ内容を１度に処理して扱うことが非常に便利なことが
多く、よってかかる場合、互いに関連するメモリセル群
の各メモリ内容をアクセスする際には、シリアルにアク
セスを順次行うことが必要となる。そのために、アクセ
ス処理時間が増大するという欠点がある。
発明の目的
そこで、本発明は１つのアクセス要求に対して予め定め
られた複数のメモリセルへのアクセス可能としたメモリ
ｖ制御装置を提供することを目的としている。
られた複数のメモリセルへのアクセス可能としたメモリ
ｖ制御装置を提供することを目的としている。
及ｒｇ３ｏυ１爪
本発明によるメモリ１１１制御装置は、メモリマトリッ
クス内の１つのメモリセルを特定するためのアドレス信
号を受けてこの１つのメモリセルの他に予め定められた
他のメモリセルをも入力データ書込み可能状態とする書
込み用アドレスデコーダ手段と、書込み可能状態とされ
た各メモリセルに対して対応する入力データを供給する
入力データ供給手段とを含むことを特徴とする。
クス内の１つのメモリセルを特定するためのアドレス信
号を受けてこの１つのメモリセルの他に予め定められた
他のメモリセルをも入力データ書込み可能状態とする書
込み用アドレスデコーダ手段と、書込み可能状態とされ
た各メモリセルに対して対応する入力データを供給する
入力データ供給手段とを含むことを特徴とする。
本発明の他のメモリ制御装置は、上記構成の他に更に、
当該アドレス信号を受けて当該１つのメモリセル及び当
該予め定められた他のメモリセルを記憶データ読み出し
可能状態とする読み出し用アドレスデコーダ手段を含む
ことを特徴としている。
当該アドレス信号を受けて当該１つのメモリセル及び当
該予め定められた他のメモリセルを記憶データ読み出し
可能状態とする読み出し用アドレスデコーダ手段を含む
ことを特徴としている。
１簾１
以下、本発明の実施例につき図面を用いて説明する。
第１図は本発明の実施例のブロック図であり、メモリマ
トリックス１は５Ｘ５＝２５ビツトのメモリセル群から
なり、１回のアクセスによりデータの読み出し及び書込
みは第３図に示す様にａＯ〜ａ８の９ビツトにて行うも
のとする。この１回のアクセスによるデータの読み出し
及び書込み態様の例としては、第４図に示す如く、１つ
のアドレス信号に対してメモリセル（Ｘｉ、Ｙｌ ）の
他に（Ｘ２．Ｙｌ ） 、 （Ｘ２．ＹＯ） 、
（Ｘｌ、、ＹＯ） 。
トリックス１は５Ｘ５＝２５ビツトのメモリセル群から
なり、１回のアクセスによりデータの読み出し及び書込
みは第３図に示す様にａＯ〜ａ８の９ビツトにて行うも
のとする。この１回のアクセスによるデータの読み出し
及び書込み態様の例としては、第４図に示す如く、１つ
のアドレス信号に対してメモリセル（Ｘｉ、Ｙｌ ）の
他に（Ｘ２．Ｙｌ ） 、 （Ｘ２．ＹＯ） 、
（Ｘｌ、、ＹＯ） 。
（ＸＯ，ＹＯ） 、 （ＸＯ，Ｙｌ ） 、 （Ｘ
Ｏ，Ｙ２ ） 。
Ｏ，Ｙ２ ） 。
（Ｘｌ、Ｙ２ ”）及び（Ｘ２．Ｙ２ ）の各メモリセ
ルをもアクセス可能とする。また、第５図に示す如く、
１つのアドレス信号に対してメモリセル（×２゜Ｙｌ）
の他に（Ｘ３．Ｙｌ ） 、 （Ｘ３．ＹＯ） 。
ルをもアクセス可能とする。また、第５図に示す如く、
１つのアドレス信号に対してメモリセル（×２゜Ｙｌ）
の他に（Ｘ３．Ｙｌ ） 、 （Ｘ３．ＹＯ） 。
、 （Ｘ２．ＹＯ） 、 （Ｘｉ、ＹＯ） 、 （
ＸＩ、Ｙｌ ’） 。
ＸＩ、Ｙｌ ’） 。
（Ｘｌ、Ｙ２ ） 、 （Ｘ２．Ｙ２ ）及び（Ｘ３
．Ｙ２ ）の各メモリセルをもアクセス可能とする。
．Ｙ２ ）の各メモリセルをもアクセス可能とする。
すなわち、１つのメモリセルに対し、その周囲の各セル
の同時アクセスを可能とする例である。
の同時アクセスを可能とする例である。
メモリマトリックス１の各メモリセルは、第２図に示す
如く、Ｄ型フリップ７０ツブ構成とされているものとす
る。そして、ａＯ〜ａ８の９ビツトのパラレル入力デー
タ線は、アドレスデコーダ３ｂにより、メモリマトリッ
クス１の各セルのデータ人力く第２図のＤ入力）のうち
９本（９ビツト）に選択的に電気的に接続されるように
なっている。
如く、Ｄ型フリップ７０ツブ構成とされているものとす
る。そして、ａＯ〜ａ８の９ビツトのパラレル入力デー
タ線は、アドレスデコーダ３ｂにより、メモリマトリッ
クス１の各セルのデータ人力く第２図のＤ入力）のうち
９本（９ビツト）に選択的に電気的に接続されるように
なっている。
このアドレスデコーダ３ｂの当該選択動作はアドレスバ
ッファ２ａ、 ２ｂの出力により行われるものであり、
各アドレスバッファ２ａ及び２ｂには夫々３ビツト構成
のＹアドレス及び×アドレスが供給され、このＸ、Ｙア
ドレスにより第４．５図に示したアクセスされるべきメ
モリセルのうちの中心メモリセル（ａＯ）が指定される
ようになっている。
ッファ２ａ、 ２ｂの出力により行われるものであり、
各アドレスバッファ２ａ及び２ｂには夫々３ビツト構成
のＹアドレス及び×アドレスが供給され、このＸ、Ｙア
ドレスにより第４．５図に示したアクセスされるべきメ
モリセルのうちの中心メモリセル（ａＯ）が指定される
ようになっている。
アドレスバッファ２ａ、２ｂの出力はまたアドレスデコ
ーダ群３ａに夫々供給されており、このアドレスデコー
ダ群３ａは両アドレスバッファの出力を受けて、２５ビ
ツトを１組とする９組のビット出力選択線５のうち、各
組の所定のビット出力選択線を活性化する。例えば、ビ
ット出力選択Ｊ！（１！！５の最下組ではａＯビットに
対応する線が活性化され、その上の組ではａ１ビットに
対応する線が活性化され、最上組ではａ８ビットに対応
する線が活性化されるようになっている。
ーダ群３ａに夫々供給されており、このアドレスデコー
ダ群３ａは両アドレスバッファの出力を受けて、２５ビ
ツトを１組とする９組のビット出力選択線５のうち、各
組の所定のビット出力選択線を活性化する。例えば、ビ
ット出力選択Ｊ！（１！！５の最下組ではａＯビットに
対応する線が活性化され、その上の組ではａ１ビットに
対応する線が活性化され、最上組ではａ８ビットに対応
する線が活性化されるようになっている。
また、このアドレスデコーダ３ａには書込み用クロック
が供給されて、２５ビツトのメモリセルのうち現在のＸ
、Ｙアドレスにて決定されるａＯ〜ａ８ビットに対応す
る９ビツトのメモリセルに対してこの書込み用クロック
が選択的に供給されるようになっている。
が供給されて、２５ビツトのメモリセルのうち現在のＸ
、Ｙアドレスにて決定されるａＯ〜ａ８ビットに対応す
る９ビツトのメモリセルに対してこの書込み用クロック
が選択的に供給されるようになっている。
メモリマトリックス１の各メモリセルの２５ビツト出力
線６は、９個の１／２５マルチプレクサ群からなるマル
チプレクサ回路４へ入力されており、各入力である２５
ビツトのうちの特定の１ビツトを夫々選択してメモリ出
力ａＯ〜ａ８とするためのものである。この場合、アド
レスデコーダ３ａのビット出力線５の各組が対応する１
／２５マルチプレクサの各々へ供給されており、各組に
おけるビット出力線５の活性化ビット線に対応したメモ
リセル出力が選択して出力されるようになる。
線６は、９個の１／２５マルチプレクサ群からなるマル
チプレクサ回路４へ入力されており、各入力である２５
ビツトのうちの特定の１ビツトを夫々選択してメモリ出
力ａＯ〜ａ８とするためのものである。この場合、アド
レスデコーダ３ａのビット出力線５の各組が対応する１
／２５マルチプレクサの各々へ供給されており、各組に
おけるビット出力線５の活性化ビット線に対応したメモ
リセル出力が選択して出力されるようになる。
かかる構成において、入力データの書込みについて説明
する。書込メモリセルのうら中心セル（ａＯ）を特定す
るＸ及びＹアドレス信号はアドレスバッファ２ｂ及び２
ａへ入力される。このときＲ／Ｗ信号によりアドレスデ
コーダ３ｂがイネーブルとされ、このアドレスデコーダ
３ｂＴ−は、９ビツト入カデータａＯ〜ａ８をメモリマ
トリックス１の２５ビツトメモリセルのうちの９ヒツト
へ選択的に振り分ける。この振り分けは、Ｘ及びＹアド
レス信号により特定される中心セル（ａＯ）及びこれを
囲む８個のセル（ａ１〜ａ８）とされる。同時にアドレ
スデコーダ３ａから書込クロックが上述の選択された９
ビツトの各メモリセルへ供給され、９ビツトの入力デー
タが夫々対応する９ビツトのメモリセルへ同時に書込ま
れることになる。
する。書込メモリセルのうら中心セル（ａＯ）を特定す
るＸ及びＹアドレス信号はアドレスバッファ２ｂ及び２
ａへ入力される。このときＲ／Ｗ信号によりアドレスデ
コーダ３ｂがイネーブルとされ、このアドレスデコーダ
３ｂＴ−は、９ビツト入カデータａＯ〜ａ８をメモリマ
トリックス１の２５ビツトメモリセルのうちの９ヒツト
へ選択的に振り分ける。この振り分けは、Ｘ及びＹアド
レス信号により特定される中心セル（ａＯ）及びこれを
囲む８個のセル（ａ１〜ａ８）とされる。同時にアドレ
スデコーダ３ａから書込クロックが上述の選択された９
ビツトの各メモリセルへ供給され、９ビツトの入力デー
タが夫々対応する９ビツトのメモリセルへ同時に書込ま
れることになる。
記憶データの読み出しにおいては、読み出しメモリセル
のうち中心セル（ａＯ）を特定するＸ及びＹアドレス信
号が同じくアドレスバッファ２ｂ及び２ａへ入力される
。このときＲ／’Ｗ信号によりアドレスデコーダ３ａが
すべてイネーブルとされ、このアドレスデコーダ３ａで
は、各ビット出力選択線５の組〈９組）の夫々に対して
対応する１本の線のみが活性化される。よって、これ等
各組の活性化された各ビット出力線に対応したメモリセ
ルのビット出力が１／２５マルチプレクサ群４にて夫々
選択されて、読み出しデータａＯ〜ａ８となるのである
。
のうち中心セル（ａＯ）を特定するＸ及びＹアドレス信
号が同じくアドレスバッファ２ｂ及び２ａへ入力される
。このときＲ／’Ｗ信号によりアドレスデコーダ３ａが
すべてイネーブルとされ、このアドレスデコーダ３ａで
は、各ビット出力選択線５の組〈９組）の夫々に対して
対応する１本の線のみが活性化される。よって、これ等
各組の活性化された各ビット出力線に対応したメモリセ
ルのビット出力が１／２５マルチプレクサ群４にて夫々
選択されて、読み出しデータａＯ〜ａ８となるのである
。
こうすることにより、第４図及び第５図に示す如く、特
定の１つのメモリセルのアクセスのみで、これと関連す
る他の予め定められたメモリセルを同時にアクセスする
ことが可能となる。
定の１つのメモリセルのアクセスのみで、これと関連す
る他の予め定められたメモリセルを同時にアクセスする
ことが可能となる。
尚、上記実施例ではメモリセルマトリックスを５×５ビ
ツトとし、また同時にアクセス可能セルを第４．５図の
例の如きパターンで９ビツトとしているが、これに限定
されるものではない。
ツトとし、また同時にアクセス可能セルを第４．５図の
例の如きパターンで９ビツトとしているが、これに限定
されるものではない。
発明の効果
叙上の如く本発明によれば、１回のメモリアクセスによ
り複数のメモリセルのアクセスが可能であるから、互い
に関連するメモリセル群のメモリ内容を１度に処理でき
ることになり、特にパターン処理や画像処理には最適と
なり得る。回路をゲートアレイ等によりＬＳＩ化すれば
、装置の小型化が図れるものである。
り複数のメモリセルのアクセスが可能であるから、互い
に関連するメモリセル群のメモリ内容を１度に処理でき
ることになり、特にパターン処理や画像処理には最適と
なり得る。回路をゲートアレイ等によりＬＳＩ化すれば
、装置の小型化が図れるものである。
第１図は本発明の実施例のブロック図、第２図はメモリ
セルの１例を示す図、第３図は入出力ビット割当ての例
を示す図、第４図及び第５図はメモリマトリックスのア
クセスパターンの例を夫々示す図である。 主要部分の符号の説明 １・・・・・・メモリマトリックス ３ａ、３ｂ・・・・・・アドレスデコーダ４・・・・・
・マルヂプレクサ回路 第１図 両α＋ Ｃ，２（１３０４ＣＩＳ０６０７０も第４図
セルの１例を示す図、第３図は入出力ビット割当ての例
を示す図、第４図及び第５図はメモリマトリックスのア
クセスパターンの例を夫々示す図である。 主要部分の符号の説明 １・・・・・・メモリマトリックス ３ａ、３ｂ・・・・・・アドレスデコーダ４・・・・・
・マルヂプレクサ回路 第１図 両α＋ Ｃ，２（１３０４ＣＩＳ０６０７０も第４図
Claims (2)
- （１）メモリマトリックス内の１つのメモリセルを特定
するためのアドレス信号を受けてこの１つのメモリセル
の他に予め定められた他のメモリセルをも入力データ書
込み可能状態とする書込み用アドレスデコーダ手段と、
書込み可能状態とされた各メモリセルに対して対応する
入力データを供給する入力データ供給手段とを含むこと
を特徴とするメモリ制御装置。 - （２）メモリマトリックス内の１つのメモリセルを特定
するためのアドレス信号を受けてこの１つのメモリセル
の他に予め定められた他のメモリセルをも入力データ書
込み可能状態とする書込み用アドレスデコーダ手段と、
書込み可能状態とされた各メモリセルに対して対応する
入力データを供給する入力データ供給手段と、前記アド
レス信号を受けて前記１つのメモリセル及び前記予め定
められた他のメモリセルを記憶データ読み出し可能状態
とする読み出し用アドレスデコーダ手段とを含むことを
特徴とするメモリ制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14108685A JPS623481A (ja) | 1985-06-27 | 1985-06-27 | メモリ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14108685A JPS623481A (ja) | 1985-06-27 | 1985-06-27 | メモリ制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS623481A true JPS623481A (ja) | 1987-01-09 |
Family
ID=15283878
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14108685A Pending JPS623481A (ja) | 1985-06-27 | 1985-06-27 | メモリ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS623481A (ja) |
-
1985
- 1985-06-27 JP JP14108685A patent/JPS623481A/ja active Pending
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