JPH0648441Y2 - ラツチアツプ特性試験装置 - Google Patents
ラツチアツプ特性試験装置Info
- Publication number
- JPH0648441Y2 JPH0648441Y2 JP2421286U JP2421286U JPH0648441Y2 JP H0648441 Y2 JPH0648441 Y2 JP H0648441Y2 JP 2421286 U JP2421286 U JP 2421286U JP 2421286 U JP2421286 U JP 2421286U JP H0648441 Y2 JPH0648441 Y2 JP H0648441Y2
- Authority
- JP
- Japan
- Prior art keywords
- pattern
- latch
- waveform
- driver
- generation circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000005259 measurement Methods 0.000 claims description 5
- 230000001360 synchronised effect Effects 0.000 claims description 2
- 238000007493 shaping process Methods 0.000 description 3
- 230000003068 static effect Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
Landscapes
- Testing Of Individual Semiconductor Devices (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Description
【考案の詳細な説明】 産業上の利用分野 本考案は、集積回路、特に、相補型MOS集積回路（以下
Ｃ−MOS ICと略記する）のラッチアップ特性試験に関す
る。
Ｃ−MOS ICと略記する）のラッチアップ特性試験に関す
る。
従来の技術 一般に、Ｃ−MOS ICのラッチアップ特性試験は、被試験
素子がスタティック状態かダイナミック状態かにより区
別される。従来、ラッチアップ特性試験は、スタティッ
ク状態での試験のみを実施しており、ダイナミック状態
でのラッチアップ特性試験は特にせず、代表パターンを
いくつか選定しそのパターン毎に試験を実施してダイナ
ミック状態でのラッチアップ耐量を推定していた。
素子がスタティック状態かダイナミック状態かにより区
別される。従来、ラッチアップ特性試験は、スタティッ
ク状態での試験のみを実施しており、ダイナミック状態
でのラッチアップ特性試験は特にせず、代表パターンを
いくつか選定しそのパターン毎に試験を実施してダイナ
ミック状態でのラッチアップ耐量を推定していた。
考案が解決しようとする問題点 しかしながら、上述した従来のラッチアップ特性試験装
置は、いずれもスタティックな測定しか行なえず、いく
つかの選定されたパターンを測定ピン毎に行なっていた
ために、測定に極めて長い時間がかかるという欠点があ
った。
置は、いずれもスタティックな測定しか行なえず、いく
つかの選定されたパターンを測定ピン毎に行なっていた
ために、測定に極めて長い時間がかかるという欠点があ
った。
本考案は従来の上記事情に鑑みてなされたものであり、
従って本考案の目的は、従来の技術に内在する上記欠点
を解消し、短時間でラッチアップ特性を測定することを
可能とした新規なラッチアップ特性試験装置を提供する
ことにある。
従って本考案の目的は、従来の技術に内在する上記欠点
を解消し、短時間でラッチアップ特性を測定することを
可能とした新規なラッチアップ特性試験装置を提供する
ことにある。
問題点を解決するための手段 上記目的を達成する為に、本考案に係るラッチアップ特
性試験装置は、ピーク値とパルス幅が可変なパルス電圧
波形、被新験素子をドライブするためのドライバパター
ン波形とこれらの２波形に同期したコンパレータ波形を
別々に発生させ、あらかじめ設定したファンクションパ
ターンに従って、自動的にラッチアップ耐量をパターン
毎に測定できる機能を有している。
性試験装置は、ピーク値とパルス幅が可変なパルス電圧
波形、被新験素子をドライブするためのドライバパター
ン波形とこれらの２波形に同期したコンパレータ波形を
別々に発生させ、あらかじめ設定したファンクションパ
ターンに従って、自動的にラッチアップ耐量をパターン
毎に測定できる機能を有している。
実施例 次に、本考案をその好ましい一実施例について図面を参
照して具体的に説明する。
照して具体的に説明する。
第１図は本考案に係るラッチアップ特性試験回路の一実
施例を示すブロック構成図、第２図は本考案に係る試験
装置の各部波形のタイミングチャートである。
施例を示すブロック構成図、第２図は本考案に係る試験
装置の各部波形のタイミングチャートである。
第１図において、被試験素子18の入力端子にドライバ電
源部５〜７を接続し、出力端子にはコンパレータ回路11
〜13を接続する。又、被試験素子18の測定端子にはパル
ス電圧発生回路15とパルス波整形回路16を接続する。ま
ず、パターン制御部17により基準タイミングをドライバ
パターン発生回路３、コンパレータパターン発生回路４
及びパルス電圧発生回路15に入力する。ドライバパター
ン発生回路３より、あらかじめ設定しておいたパターン
に従ってパターン信号がドライバ電源部５〜７に基準タ
イミングよりtd1遅れて入り、所望の入力電圧VINが被試
験素子18に印加される。次に基準タイミングよりtd2
（＞td1）の遅れで測定端子に所望のパルス波形電圧が
パルス電圧発生回路15とパルス波整形回路16を通して印
加される。その後、出力端子に接続したコンパレータ回
路11〜13により各パターン毎に判定をくり返し、表示部
14で良否判定結果を表示する。
源部５〜７を接続し、出力端子にはコンパレータ回路11
〜13を接続する。又、被試験素子18の測定端子にはパル
ス電圧発生回路15とパルス波整形回路16を接続する。ま
ず、パターン制御部17により基準タイミングをドライバ
パターン発生回路３、コンパレータパターン発生回路４
及びパルス電圧発生回路15に入力する。ドライバパター
ン発生回路３より、あらかじめ設定しておいたパターン
に従ってパターン信号がドライバ電源部５〜７に基準タ
イミングよりtd1遅れて入り、所望の入力電圧VINが被試
験素子18に印加される。次に基準タイミングよりtd2
（＞td1）の遅れで測定端子に所望のパルス波形電圧が
パルス電圧発生回路15とパルス波整形回路16を通して印
加される。その後、出力端子に接続したコンパレータ回
路11〜13により各パターン毎に判定をくり返し、表示部
14で良否判定結果を表示する。
考案の効果 以上説明したように、本考案によれば、あらかじめファ
クションパターンを設定し、そのパターンに同期してラ
ッチアップ特性試験をパターン毎に自動的に行なえるこ
とにより、実用上でのラッチアップ耐量を短時間に測定
できる効果が得られる。
クションパターンを設定し、そのパターンに同期してラ
ッチアップ特性試験をパターン毎に自動的に行なえるこ
とにより、実用上でのラッチアップ耐量を短時間に測定
できる効果が得られる。
第１図は本考案に係るラッチアップ特性試験回路の一実
施例を示すブロック構成図、第２図はタイミングチャー
トと各部波形図である。 １……バイアス電源、２……負荷抵抗、３……ドライバ
パターン発生回路、４……コンパレータパターン発生回
路、５〜７……ドライバ電源部、８〜10……コンパレー
タ基準電圧発生回路、11〜13……コンパレータ回路、14
……表示部、15……パルス電圧発生回路、16……パルス
波整形回路、17……パターン制御部、18……否試験素子
施例を示すブロック構成図、第２図はタイミングチャー
トと各部波形図である。 １……バイアス電源、２……負荷抵抗、３……ドライバ
パターン発生回路、４……コンパレータパターン発生回
路、５〜７……ドライバ電源部、８〜10……コンパレー
タ基準電圧発生回路、11〜13……コンパレータ回路、14
……表示部、15……パルス電圧発生回路、16……パルス
波整形回路、17……パターン制御部、18……否試験素子
Claims (1)
- 【請求項１】集積回路のラッチアップ特性試験装置にお
いて、あらかじめ設定したパターンに従って、被試験素
子の入力端子にドライバパターン発生回路より出力され
るドライバ波形を印加すると共に、測定端子にパルス電
圧発生回路より前記ドライバ波形と同期して出力される
パルス電圧波形を印加し、出力端子に接続されたコンパ
レータにより得られた出力波形を前記ドライバ波形と同
期したコンパレータトリガ信号のタイミングによりパタ
ーン毎に良否判定することを特徴としたラッチアップ特
性試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2421286U JPH0648441Y2 (ja) | 1986-02-20 | 1986-02-20 | ラツチアツプ特性試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2421286U JPH0648441Y2 (ja) | 1986-02-20 | 1986-02-20 | ラツチアツプ特性試験装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62135972U JPS62135972U (ja) | 1987-08-27 |
| JPH0648441Y2 true JPH0648441Y2 (ja) | 1994-12-12 |
Family
ID=30823238
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2421286U Expired - Lifetime JPH0648441Y2 (ja) | 1986-02-20 | 1986-02-20 | ラツチアツプ特性試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0648441Y2 (ja) |
-
1986
- 1986-02-20 JP JP2421286U patent/JPH0648441Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62135972U (ja) | 1987-08-27 |
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