JPH0650363U

JPH0650363U - 電気的にプログラム可能で消去可能なメモリー・セル

Info

Publication number: JPH0650363U
Application number: JP050631U
Authority: JP
Inventors: ジオラ・ヤロン; イン・クェン・スン; ウライ・プリール; ジャヤシムハ・エス・プラサド; マーク・エス・エブル
Original assignee: National Semiconductor Corp
Current assignee: National Semiconductor Corp
Priority date: 1981-12-28
Filing date: 1991-07-01
Publication date: 1994-07-08
Anticipated expiration: 2006-07-01
Also published as: DE3247197A1; JP2546150Y2; US4477825A; DE3247197C2; JPS58115865A

Abstract

(57)【要約】（修正有）【目的】電気的にプログラム可能であり、かつ電気的
に消去可能なメモリ・セルにおいて使用されるフローテ
イング・ゲート型の記憶デバイスを提供する。【構成】その境界がフィールド酸化物層と重合するゲ
ートの縁部の双方の内側においてその境界から偏在され
る薄い酸化物トンネル領域を画成する１工程の食刻方法
を使用する。この内側の配置は、フローテイング・ゲー
トに対する２つの部分を有する独特のコンパクトな一直
線上の配置形態を使用することにより達成され、この２
つの部分はドレイン電流経路に対するソースの両側に配
置された二重経路によって相互に結合されている。この
ゲートの一部はメモリー・トランジスタとしてチヤネル
において作用し、他の部分はトンネル作用領域を保有す
る。

Description

【考案の詳細な説明】

【０００１】

【考案の利用分野】

本考案は、電気的にプログラム可能かつ消去可能なメモリー・セルに関する。

【０００２】

【従来の技術】

従来技術は、ソースとドレイン領域との間のチヤネル領域を流れる電流を制御するため基板上に形成された電界効果トランジスタを使用する半導体メモリー・セルについて認識する。制御ゲートはフローテイング・ゲートに重合し、このフローテイング・ゲートはチヤネル領域に重合している。セルの読出しのためには、前記制御ゲートは電子をこのチヤネルに引出して電流の流れを許容するように充電されるのが典型的である。しかし、この効果は、チヤネルと制御ゲート間に位置されたフローテイング・ゲートによって阻止することができる。このフローテイング・ゲートは、これに捕促された電荷の関数として前記チヤンネルにおける電流に対して影響を及ぼす。メモリー・セルは、そのサイズおよび厚さが適正な作動のためには非常に重要な慎重に寸法化された薄い酸化物層の両端において作用する適当に付加された電界によりフローテイング・ゲートを電荷キャリアをトンネル効果によってＯＮ、ＯＦＦさせることによってプログラムされる。

【０００３】これらのメモリー・セルを用いて種々の設計目的が満たされることを必要とする。これらの異なる目的はしばしば固有の要因から競合する。例えば、フローテイング・ゲートは電界を有するチヤネルに対して作用し、このためにチヤネルと容量的に結合されなければならない。このキヤパシタンスは周知であり、信頼性がありかつ一貫した動作を有するように予測可能であることが重要である。しかし、トンネル効果が生じる従来技術の薄い酸化物層は、非常に薄く、一般的に２００オングストルーム（Ａ）より薄いため、この点に関しては信頼性が非常に低い。その薄さは全キャパシタンスの割合を強化するが、これと同時に、この割合の大きさの予測を妨げる。加えて、このように薄い酸化物のトンネル領域は一般に物理的に脆弱であって、製造過程において遭遇する境界内の応力により欠陥が容易に持込まれるのである。

【０００４】典型的な従来技術のセルについては米国特許第４，１６２，５０４号において例示される。この米国特許は、前記チヤンネル領域の完全に両端まで延在せず、従ってソースとドレイン領域の縁部との整合状態が得られない比較的狭いフローテイング・ゲートの使用について教示している。このゲートは、これにより、接合点において生じる可能性のあるなだれ降伏条件から隔離される。しかし、この解決法は、実際のセル・サイズにおけるフローテイング・ゲートと制御ゲート間の不充分な容量的結合の故に満足すべきものではない。また、薄い酸化物層は、以下において論述するように望ましくないフローテイング・ゲートと同一面内に存在している。

【０００５】別の従来技術の試みは米国特許第４，２０３，１５８号において記載され、この米国特許は薄い酸化物トンネル領域（同特許、第１欄、６６行参照）を「第３の領域」まで移動させることによりこのトンネル領域を微細な素子領域に減少させることを提起する。この第３の領域に対していくつかの異なる場所（そのどれもがある問題から免がれられない）を有するいくつかの異なる実施例が示唆されている。例えば、第１図においては、この第３の領域１４ａはＰＮ接合点に位置され、このため米国特許第４，１６２，５０４号において論議されるなだれ降伏問題を避け得ない。第２図においては、これもまたおそらくはなだれ降伏条件下に置かれるＰＮ接合点において、別の第３の領域場所３６が考えられる。また、このレイアウトは比較的大きなセルを形成することになる。これにおいて開示されるように、このセルは領域３６に対して第４の電気的結合状態を付加することなく消去することができず、これが実際にセルを非常に大きくすることになる。更に、再び両方の接合点付近の望ましからざる地点において、また以下において詳細に説明するようにこれもまた望ましからざる場所であるフィールド酸化物に隣接する活動状態のチヤネルの両側に沿って（同特許、第６欄、５〜２１行）別の第３の領域場所が第３図および第４図において教示されている。最後に、米国特許第４，２０３，１５８号は、第５図における第３の領域に対する望ましい場所、おそらくは最も望ましからざる場所、即ち領域６０における側に偏在した場所について記載している。片側に偏在した領域６０はメモリー・セル全体を遥かに大きくさせ、このためチップにおける構成要素の密度が低くなり、チップを比較的大きくする。また、薄い酸化物層の縁部が多くの問題を生じるフィールド酸化物の縁部により決定される（同特許、第７欄、６３〜６７行）という事実が問題となる。第１に、フィールド酸化物層の縁部は脆弱な薄い酸化物層の品質を低下させて性能の不確実性を生じ得る大きな機械的な応力の領域となる。第２に、種々の操作からフィールド酸化物層の縁部においてしばしば微量の窒化珪素が残り、これがこの地点における薄い酸化物の品質を低下させる。第３に、フィールド酸化物層の縁部の実際の場所は制御が比較的しにくく、その結果薄い酸化物領域のサイズにおける不確実性を更に増大することになる。

【０００６】更に別の問題は、米国特許第４，２０３，１５８号の方法で第１２図のゲート線５２に対する２層のポリシリコンを食刻を行なう時に生じる。この食刻工程は、繊細で脆弱な薄い酸化物層の縁部を不可避的に侵することになる。この問題は非常に深刻であって同特許の第９欄においても記載され、ここでは以降の製造工程において薄い酸化物を保護するため「ブランケット」が提起されている。本発明は、以下に述べる斬新なレイアウトによって前述の全ての問題を回避するものである。

【０００７】

【課題を解決するための手段】

要約すれば、本考案は、その境界がフィールド酸化物層と重合するゲートの縁部の双方の内側においてその境界から偏在される薄い酸化物トンネル領域を位置させ画成する１工程の食刻方法を使用するものである。この内側の配置は、フローテイング・ゲートに対する２つの部分を有する独特のコンパクトな一直線上の配置形態を使用することにより達成され、この２つの部分はドレイン電流経路に対するソースの両側に配置された二重経路（デュアルパス）によって相互に結合されている。このゲートの一部はメモリー・トランジスタとしてチヤネルにおいて作用し、他の部分はトンネル作用領域を保有する。このレイアウトは高いセル・パッキング密度を提供し、同時に、望ましからざる機械的および電気的なストレスの領域から薄い酸化物層領域を分離する。また、この薄い酸化物層は以降における縁部の品質を低下させる食刻工程から保護される。更にまた、薄い酸化物層領域の絶対サイズは更に予測可能であり、このため大きな製造時の歩留りおよび改善された性能を提供するものである。

【０００８】

【実施例】

第１図においては、Ｎ＋型のソース領域１０とＰ型のチヤネル領域１４により離間されたＮ＋型ドレイン領域１２を有する典型的なメモリー・セルが示されている。領域１０、１２および１４は第１図においては点線で示されている。Ｐ型チヤネル領域１４における電流は、チヤネル１４に重合する第１の部分１８と薄い酸化物のトンネル領域２２がその内部に配置される第２の部分２０とを有するフローテイング・ゲート１６により影響を受ける。フローテイング・ゲート１６がＮ＋型ドレイン領域１２と重なる領域は、フローテイング・ゲート１６の部分２０の境界部２４により一方向に、またＮ＋型ドレイン領域１２の境界部２６により他の方向に寸法的に画成された重合領域２３として考えることができる。薄い酸化物トンネル領域２２の境界部は、以下において説明する如き製造方法によって、境界部２４および２６の内側になるようこれら境界部から偏在させられている。

【０００９】Ｎ＋型ドレイン領域１２はまた、これからＰ型チヤネル領域２８により離間されたＮ＋型ドレイン領域２７と共働する関係においてソース領域としてメモリー・トランジスタと直列の関係の選択トランジスタを形成するように作用する。Ｐ型チヤネル領域２８における電流は重合する選択ゲート２９によって制御される。

【００１０】ゲート１６の部分１８と２０は１４の両側において一緒に接続され、このためフローテイング・ゲート１６の面積を増大し、また第２図において示されるように重合制御ゲート３０とのその容量的結合を強化する。

【００１１】第２図、第２Ａ図および第２Ｂ図は第１図において示された形式の１対のメモリー・セルを示している。ソース領域１０は従来周知の方法で基板１１に表面に形成されて一緒に共通ソース領域１７により適当な接点１３と接続されている。ドレイン領域２７には接点１５が設けられている。各セルはＰ型チヤネル領域１４上の部分１８と領域１２上の部分２０を有する個々のフローテイング・ゲート１６を有する。単一の連続的な制御ゲート３０は列状のフローテイング・ゲート１６の全てと重合している。

【００１２】個々のセルは、正しい列の接点１５に対し、また正しい制御ゲート３０および選択ゲート２９を含む行に対して電圧を加えることにより選択され読出される。もし選択されたセル上のフローテイング・ゲート１６が負に充電されるならば、制御ゲート３０における正の電圧はＰ型チヤネル領域１４における電流を惹起し得ない。しかし、もしフローテイング・ゲート１６において負の電荷がなければ、制御ゲート３０における正の電圧はＰ型チヤネル領域１４において反転を生じ、その内部に電流が流れる。同様に、選択ゲート２９における正の電圧はＰ型チヤネル領域２８において電流を生じる。従って、接点１５から接点１３に対する電流の存在はフローテイング・ゲート１６における電荷の存否の表示となる。

【００１３】フローテイング・ゲート１６はＮ＋型ドレイン領域１２から薄い酸化物層２２を通るように電子をトンネルさせることにより充電即ちプログラムされる。酸化物層２２は厚さが２００オングストローム（Ａ）より小さく、従って信頼度および均一性の点で製造が非常に難しい。しかし、本考案により用いられる構成によれば、第３Ａ図乃至第８Ａ図において選択する製造方法により、境界部２４および２６の内側に酸化物層２２の境界部を維持することにより均一な薄い酸化物層を形成することが可能となる。

【００１４】第１に、ある導電性、本例においてはＰ型の基板１１にマスクを施し、当業者にとって公知の１連の従来の工程により、Ｐ領域（完成した素子においてはチヤネル２８と１４となる）によりドレイン方向に対しソースにおいて両側にＮ＋領域１２を有するようにイオン注入され、第３Ａ図に示すように酸化物層４０により被覆される。酸化物層４０はチヤネルの両側における電界領域においては特に厚く、第３Ｂ図に示されるように下側にＰ＋領域を有する。次に、小さな正確に画成された穴４２が、第４Ａ図および第４Ｂ図に示される如く酸化物層４０上に食刻される。穴４２の縁部は第４Ｂ図に示すように酸化物層４０の厚い酸化物部分の境界部２６の充分に内側にこれから離れた位置にある。この分離状態は、厚い酸化物層の縁部を避けるため必要とされる正確な場所および寸法に穴４２を形成するため別の食刻工程を用いて達成される。

【００１５】第５Ａ図および第５Ｂ図に示すように、この時穴４２において酸化物層２２が厚い酸化物層の縁部の望ましからざる影響もなく即時多結晶質のシリコン層１６により被覆される成長させることができる。薄い酸化物層２２は次に多結晶質シリコン層１６により封止されて保護され、このように脆く繊細な薄い酸化物層２２を損なうおそれのある全ての以降の工程で遭遇する応力、食刻その他の操作から隔離されるのである。

【００１６】次に、層１６を個々のフローテイング多結晶質のゲート１６に分割するため切欠きが食刻され、極間の酸化物層４４がこれらゲートを完全に隔離するためゲート１６上に形成される。次に、酸化物層４４上に第２の多結晶質シリコン層３０が形成されて導通層を提供し、これから制御ゲート３０を形成することができる。その結果の構造については第６Ａ図および第６Ｂ図に示されている。

【００１７】第７Ａ図においては、第６Ａ図および第６Ｂ図の構造がマスクされ、再び食刻されて凹部４６、４７、４８と穴５０を形成する。この食刻工程は、制御ゲート３０に対してフローテイング・ゲート１６を整合させ、ゲートの境界部２４が酸化物層２２の外側で偏在されるようにマスクされる。その結果、薄い酸化物層はこれを容易に侵して破壊するその境界部において一切の食刻作用を受けることがない。

【００１８】第７Ａ図において、凹部４６と４７が多結晶質シリコン層１６と３０の部分を分離させ、これにより二重に積重ねられた選択ゲート２９を形成する。選択ゲート２９をそれ自体で食刻工程を整合させるように形成することにより、また積重ねられた構造部として形成することによって、選択ゲート２９はメモリー・トランジスタに比較的接近して配置させることができ、このため更に高いセル密度ならびに比較的小さなチップ寸法が達成される。選択ゲート２９の上下の各部は、適当な埋設された接点により、あるいは当業者には周知の図面において結線５２により示される他の手段により電気的に一体に結合される。

【００１９】第８Ａ図および第２Ａ図に示すように、Ｎ＋領域２７と１０を形成するため、この時第７Ａ図における凹部４６、４７、４８および穴５０により適当なイオン注入が可能である。Ｐ領域２８および１４は、第２Ａ図および第８Ａ図に示す如く、それぞれ選択トランジスタおよびメモリー・トランジスタの下方のチヤネルとなるように寸法を同時に縮小される。第８Ａ図はまた、頂部に別の保護のための隔離層５４を形成することにより、また接点１５の如き接点を形成するため金属メッキを施すことによって素子を完成する方法をも示している。

【００２０】前述の如きレイアウトおよび工程から多くの利点がもたらされる。選択トランジスタとメモリー・トランジスタ間にトンネル作用即ち薄い酸化物領域を配置することにより、比較的小さな全セル寸法ならびにチップにおける比較的大きなパッキング密度を可能にする積層構造がもたらされる。薄い酸化物層は唯１回の食刻工程により画成され、寸法は小さくでき、更に管理が可能であり、かつ予測可能である。このことは更に歩留りの向上を意味する。穴４２の食刻工程は本来的にフィールド酸化物層の食刻工程よりも更に制御し易い方法であり、薄い酸化物領域の管理性も再び良好となる。薄い酸化物層は小さくすることができるため、フローテイング・ゲート１６とＮ＋型ドレイン領域１２間のキヤパシタンスが減少され、フローテイング・ゲート１６は制御ゲート３０によって更に効率的に制御されるのである。

【００２１】本文に開示したタイプの素子においてはしばしば、薄い酸化物層２２および共重合酸化物層４４に対しては熱窒化物および析出窒化物の如き材料を置換するものである。

【００２２】従って、本文および実用新案登録請求の範囲記載の考案の目的においては、用語「酸化物」とは窒化物質を含む如く考えるべきである。同様に、ゲートにおいては多結晶質シリコンの代りに、耐火性金属または珪化物を使用することができる。従って、用語「多結晶質シリコン」とは、本文ならびに実用新案登録請求の範囲に使用される場合はこれらの材料を含むものと解釈されるべきである。無論、本考案はＰ型チヤネル素子に対しても妥当する。他の多くの変更例が当業者には着想でき、本考案は頭書の実用新案登録請求の範囲によってのみ限定されるべきものである。

【図面の簡単な説明】

【図１】本考案の一実施例により構成された典型的なメ
モリー・セルを示す平面図である。

【図２】第２図は第１図のセルの異なる層の構成要素を
示すためにそのうちの２つを示す拡大平面図であり、第
２Ａ図及び第２Ｂ図は第２図の線Ａ−Ａに関する重要な
構造部を示す断面立面図である。

【図３】第２Ａ図及び第２Ｂ図と同じ方向による断面立
面図において示された調整中の素子の一工程を示す図で
ある。

【図４】第２Ａ図及び第２Ｂ図と同じ方向による断面立
面図において示された調整中の素子の一工程を示す図で
ある。

【図５】第２Ａ図及び第２Ｂ図と同じ方向による断面立
面図において示された調整中の素子の一工程を示す図で
ある。

【図６】第２Ａ図及び第２Ｂ図と同じ方向による断面立
面図において示された調整中の素子の一工程を示す図で
ある。

【図７】第２Ａ図と同じ方向による断面立面図において
示された調整中の素子の一工程を示す図である。

【図８】第２Ａ図と同じ方向による断面立面図において
示された調整中の素子の一工程を示す図である。

【符号の説明】

１０：Ｎ＋型ソース領域１１：基板１２：Ｎ＋型ドレイン領域１３：接点１４：Ｐ型チヤネル領域１５：接点１６：フローテイング・ゲート１７：共通ソース領
域２２：酸化物層２３：重合領域２４：境界部２６：境界部２７：Ｎ＋型ドレーン領域２８：Ｐ型チヤネル
領域２９：選択ゲート３０：制御ゲート４０：酸化物層４２、５０：穴４４：酸化物層４６、４７、４８：
凹部

───────────────────────────────────────────────────── フロントページの続き (72)考案者イン・クェン・スンアメリカ合衆国カリフォルニヤ州95014, クーパーティノ，シーニック・サークル 10362 (72)考案者ウライ・プリールアメリカ合衆国カリフォルニヤ州95014, クーパーティノ，コリングスワース・ストリート 21776 (72)考案者ジャヤシムハ・エス・プラサドアメリカ合衆国カリフォルニヤ州94086, サニーベイル，ナンバー・エフ105，マティルダ・アベニュー 450 (72)考案者マーク・エス・エブルアメリカ合衆国カリフォルニヤ州95051, サンタ・クララ，モーリシア・アベニュー 2807

Claims

【実用新案登録請求の範囲】

【請求項１】電気的にプログラム可能でありかつ電気
的に消去可能なメモリ・セルにおいて使用されるフロー
テイング・ゲート型記憶テバイスにおいて、第１の導電性を有する半導体基板と、前記第１の導電性と反対の第２の導電性を有し、前記基
板に形成された第１のソース領域及び第１のドレイン領
域と、前記第１のソース領域及び前記第１のドレイン領域を結
合する第１のチャンネル領域と、前記総ての領域から絶縁され、前記第１のチャンネル領
域と重合する第１の部分、及び前記第１のソース領域及
び第１のドレイン領域の少なくとも一方と重合領域にお
いて重合する第２の部分を有する導電性フローテイング
・ゲートであって、該第１の部分と第２の部分とが、第
１のチャンネル領域の両側に配置されたデユアルパスに
よって結合されているフローテイング・ゲートと、前記重合領域の内側に形成され、前記重合領域の境界部
の内側であって該境界部から偏在された境界部を有する
トンネル領域と、前記フローテイング・ゲートに重合しかつ該ゲートから
絶縁されている導電性制御ゲートと、第２の導電性を有し、前記基板に形成された第２のソー
ス領域及び第２のドレイン領域と、前記第２のソース領域及びドレイン領域を結合する第２
のチャンネル領域と、前記第２のチャンネル領域に重合しかつ該チャンネル領
域から絶縁されている選択ゲート手段とを具備している
事を特徴とする記憶デバイス。
【請求項２】請求項１記載の記憶デバイスにおいて、
前記選択ゲート手段は、前記チャンネル領域に重合して
いると共に、電気的に結合された第１及び第２の積層状
選択ゲートを含んでいる事を特徴とする記憶デバイス。
【請求項３】請求項１記載の記憶デバイスにおいて、
前記第１の導電性はＰ型であり、前記フローテイング・
ゲート、選択ゲート手段及び制御ゲートは多結晶質シリ
コンであり、かつこれらのゲート及びゲート手段は、基
板から絶縁されていると共に相互に酸化物によって絶縁
されている事を特徴とする記憶デバイス。
【請求項４】請求項３記載の記憶デバイスにおいて、
前記トンネル領域は前記重合領域における絶縁用の酸化
物の残部よりも実質的に薄い酸化物層で形成されている
事を特徴とする記憶デバイス。
【請求項５】請求項４記載の記憶デバイスにおいて、
前記重合領域は、第１及び第２のチャンネル領域間に配
置されており、かつこれらと実質的に整列されている事
を特徴とする記憶デバイス。