JPH0650813B2 - 半導体集積回路装置及びマイクロコンピュータ - Google Patents

半導体集積回路装置及びマイクロコンピュータ

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JPH0650813B2
JPH0650813B2 JP16850282A JP16850282A JPH0650813B2 JP H0650813 B2 JPH0650813 B2 JP H0650813B2 JP 16850282 A JP16850282 A JP 16850282A JP 16850282 A JP16850282 A JP 16850282A JP H0650813 B2 JPH0650813 B2 JP H0650813B2
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Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路、コンピユータ及び半導体記憶
装置に係り、特に高密度且つ高速な論理ＬＳＩ(Large S
cale Integration) に好適な半導体集積回路に関する。
近年に於ける半導体技術の進歩に著しいものがある。特
にＭＯＳ（Metal Oxide Semiconductor）の進歩は顕著
であり、ＭＯＳ技術の進歩により素子の微細化が進ん
で、多くの回路が数ミリ角のシリコンチツプ状に集積さ
れる様になつてきた。
しかしながら、ＬＳＩがこの様にＭＯＳ技術によつて高
集積化されてくると、多数のＭＯＳ(MOS電界効果トラン
ジスタ)で構成されている論理ブロツク間の結合に於い
て、特に容量性負荷が増大し、信号伝達速度の低下が問
題となりつつある。この容量性負荷の増大は、電圧素子
であるＭＯＳ電界効果トランジスタを多数使用するとこ
ろに原因あり、ＭＯＳ電界効果トランジスタの弱点が表
われてくる場合である。
第１図は従来の高集積論理ＬＳＩの典型的な例であるマ
イクロコンピユータの構成例を示したものである。マイ
クロコンピユータ１０を構成している該ＬＳＩは、チツ
プの外枠に設けられている入出力バツフア群１１、ＲＯ
Ｍ（Read Only Memory）１２、ＲＡＭ（Rend om Access
Memory）１３、プロセツサ１４、タイマ等の周辺機能
１５，１６の各要素が内部バス１７によつて連結されて
構成されている。この様な構成の各要素の高集積化が進
んでそれぞれの規模が増大して、多数のＭＯＳ電界効果
トランジスタを集積すると次の様な問題が発生してく
る。
〔発明が解決しようとする課題〕
その１つは、各要素内での信号伝達遅延の増加が挙げら
れる。ＲＯＭ１２，ＲＡＭ１３では高集積化に伴なつ
て、当然ながらメモリの総ビツト数が増加する。また、
プロセツサ１４でもデータ処理ビツト数が増加する。こ
の様に高集積化した場合の各要素の問題を明確にするた
め、メモリを例としてＲＯＭ１２の場合について説明す
る。
第２図はＲＯＭ１２の構成を示したブロツク図である。
ＲＯＭ１２は、アドレス信号が入力されるアドレスバツ
フア回路１９、アドレスバツフア回路１９の出力信号が
入力されるアドレスデコーダ回路２１、アドレスデコー
ダ回路２１の出力に応答して複数のメモリセルの少なく
とも一つの特定のメモリセルを選択するドライバー回路
となるワード駆動バツフア２３、複数のメモリセルから
なるメモリ部２５、複数のメモリセルの内の一つのデー
タを検出するセンスアンプ＆バツフア回路２７からな
り、これらの論理ブロツク間は、それぞれアドレス入力
バス１８，アドレスバツフア出力バス２０，デコーダ出
力バス２２，ワード信号群２４，ビツト信号群２６，デ
ータ出力２８が伝達されるバスで連結されている。
ＲＯＭ１２の総ビツト数の増加に伴ない、前記アドレス
デコーダ２１及びメモリ部２５のアレーは増加する。こ
の結果、アドレスデコーダ２１を駆動するアドレスバツ
フア１９の負荷及びメモリ部２５を駆動するワード駆動
バツフア２３の負荷が総ビツト数の増加に伴なつて増加
し、ここで信号伝達遅延を招く。この為、例えば第３図
に示した如く、ワード駆動バツフア２３−ｉがＣＭＯＳ
（Complementary ＭＯＳ）電界効果トランジスタで構成
されているとすると、重い負荷を駆動する為、充分大き
なＰ及びＮチヤンネルＭＯＳ電界効果トランジスタが必
要となつてくる。なお、第３図中、２２−ｉはｉ番目の
デコーダ出力を意味し、２３−ｉはワード駆動バツフア
のｉ番目の素子構成を示し、２４−ｉはｉ番目のワード
信号を示している。しかしながら、電流容量の大きいＭ
ＯＳ電界効果トランジスタを使うと、それ自身の出力負
荷も同時に増加する為、飛躍的な信号伝達速度効果を得
ることが難しくなる。
その２として各要素間での信号伝達遅延の増加が起こ
る。即ち、上記した各要素内での信号伝達遅延と同様、
チツプレベルでシステムの要素が増加すると、これ等を
連結する内部バス１７を含めた負荷も増大し、１つの要
素から他の１つの要素或は複数の要素への信号伝播の
際、やはり信号伝達遅延が顕著に表われてくる。
この様な各要素内での信号伝達遅延の増加と、各要素間
での信号伝達遅延の増加は、何れも使用しているＭＯＳ
電界効果トランジスタの電流駆動能力の欠如に起因する
ものである。
本発明の目的は、高速信号伝達を阻害することなく高集
積を可能とする半導体集積回路装置及びマイクロコンピ
ュータを提供することにある。
〔課題を解決するための手段〕
本発明の特徴は、同一半導体基板上に、複数の信号線か
らなる信号線群と、上記信号線群に接続され、ＭＯＳト
ランジスタからなる論理単位を用いて構成される複数の
論理ブロックとを有する半導体集積回路装置において、
上記複数の論理ブロックのうち少なくとも１つの論理ブ
ロックは上記信号線群に接続されるバイポーラトランジ
スタを用いて構成される出力部を有し、上記出力部は他
の論理ブロックの少なくとも１つのＭＯＳトランジスタ
を上記信号線群を介して駆動することにある。
また、もう１つの特徴は、同一半導体基板上にＭＯＳト
ランジスタを用いて構成されるプロセッサ部とＭＯＳト
ランジスタを用いて構成されるメモリ部と上記プロセッ
サ部と上記メモリ部を接続する複数の信号線からなるバ
スとを含むマイクロコンピュータにおいて、上記プロセ
ッサ部または上記メモリ部は、上記バスに接続されるバ
イポーラトランジスタを用いて構成されるプロセッサ出
力部またはメモリ出力部を有し、上記プロセッサ出力部
は上記メモリ部の少なくとも１つのＭＯＳトランジスタ
を上記バスを介して駆動し、上記メモリ出力部は上記プ
ロセッサ部の少なくとも１つのＭＯＳトランジスタを上
記バスを介して駆動することにある。
〔作用〕
実質的にＭＯＳトランジスタで構成されている半導体集
積回路装置及びマイクロコンピュータの論理ブロック間
の信号伝達について、駆動するのに負荷の重い部分、つ
まり、負荷を駆動するのにＭＯＳトランジスタでは信号
の遅延を招く部分を信号線群に接続されるバイポーラト
ランジスタを用いた出力部によって駆動することで、半
導体集積回路装置及びマイクロコンピュータ全体に対し
て高い集積度を達成しながら、高速化を実現することが
できる。
〔実施例〕
以下、本発明の一実施例を従来例と同部品は同符号を用
いて図面に従つて説明する。
第４図は本発明の半導体集積回路の一実施例であるＲＯ
Ｍの構成を示したブロツク図であり、各ブロツクはＣＭ
ＯＳ電界効果トランジスタを主体として構成されてい
る。本実施例のＲＯＭ１２は、アドレス入力１８を受け
るＭＯＳバツフア４０、このバツフア４０の駆動能力を
上げるバイポーラバツフア４１、このバイポーラバツフ
ア４１の出力２０をデコードし、１つのワードを選択す
るＭＯＳアドレスデコーダ４２、このデコーダ４２のデ
コーダ出力２２の駆動能力を上げるバイポーラバツフア
４３、このバイポーラバツフア４３の出力であるワード
信号２４が入力されるＭＯＳメモリ部４４、このメモリ
部４４の読出しデータであるビツト信号群２６をセンス
し、データ出力２８を出力して次段を駆動するバイポー
ラバツフア４５から構成されている。
この様な構成のＲＯＭ１２の各論理ブロツクにつき以下
詳細にその構成について述べる。
第５図は第２図に示した本実施例のＭＯＳバツフア４０
とバイポーラバツフア４１の詳細回路例を示したもので
ある。アドレス入力１８を受ける入力段であるＭＯＳバ
ツフア４０は、入力抵抗の高いＭＯＳデバイスで構成さ
れ、Ｐ型ＭＯＳ電界効果トランジスタ４０１，４０２，
４０３とＮ型ＭＯＳ電界効果トランジスタ４０４，４０
５，４０６とが夫々コンプリメンタリ結合されて１組と
なつたものが複数個設けられており、アドレス入力１８
の各１ビツトにつき正負一対の信号を作り出すインバー
タ群を構成している。
第５図において、ＰＮＰバイポーラトランジスタ４１１
は、コレクタとベースとエミツタとを有し、そのコレク
タ・エミツタ電流路が第１の電源端子となる＋５Ｖ電源
端子と出力端子▲▼とに接続され、ＮＰＮバイポー
ラトランジスタ４１３は、コレクタとベースとエミツタ
とを有し、そのコレクタ・エミツタ電流路が出力端子▲
▼と第２の電源端子となる接地電源端子とに接続さ
れる。PNP バイポーラトランジスタ４１１とＮＰＮバイ
ポーラトランジスタ４１３とは相補的に動作し、出力信
号線▲▼に対して、充電及び放電を実行する。Ｐ型
ＭＯＳ電界効果トランジスタ４０１とＮ型ＭＯＳ電界効
果トランジスタ４０４とは、アドレス入力信号１８に応
答し、このアドレス入力信号１８の反転信号を出力する
インバータ回路を構成する。Ｐ型ＭＯＳ電界効果トラン
ジスタ４０２は、アドレス入力信号１８の反転信号に応
答して、ＰＮＰバイポーラトランジスタ４１１のベース
の電流路を形成する。Ｎ型ＭＯＳ電界効果トランジスタ
４０５は、アドレス入力信号１８の反転信号に応答し
て、ＮＰＮバイポーラトランジスタ413 のベースの電流
路を形成する。
また、ＰＮＰバイポーラトランジスタ４１２は、コレク
タとベースとエミツタとを有し、そのコレクタ・エミツ
タ電流路が第１の電源端子となる＋５Ｖ電源端子と出力
端子ＡＯとに接続され、ＮＰＮバイポーラトランジスタ
４１４は、コレクタとベースとエミツタとを有し、その
コレクタ・エミツタ電流路が出力端子ＡＯと第２の電源
端子となる接地電源端子とに接続される。ＰＮＰバイポ
ーラトランジスタ４１２とＮＰＮバイポーラトランジス
タ４１４とは相補的に動作し、出力信号線ＡＯに対し
て、充電及び放電を実行する。Ｐ型ＭＯＳ電界効果トラ
ンジスタ４０３は、アドレス入力信号１８に応答して、
ＰＮＰバイポーラトランジスタ４１２のベースの電流路
を形成する。Ｎ型ＭＯＳ電界効果トランジスタ４０６
は、アドレス入力信号１８に応答して、ＮＰＮバイポー
ラトランジスタ４１４のベースの電流路を形成する。
このＭＯＳバツフア４０の出力は、ＰＮＰトランジスタ
とＮＰＮトランジスタとがコンプリメンタリ接続されて
いる１組のトランジスタが複数個設けられているバイポ
ーラバツフア４１に入力されている。このバイポーラバ
ツフア４１は論理ブロツク（ＭＯＳバツフア４０）と他
の論理ブロツク（ＭＯＳアドレスデコーダ４２）との間
に挿介された結合回路であり、ＭＯＳバツフア４０の出
力を電流増幅して次段のＭＯＳアドレスデコーダ４２を
強力に駆動する機能を有している。従つて次段のＭＯＳ
アドレスデコーダ４２の集積度が高くとも、ＭＯＳバツ
フア４０からの信号はバイポーラバツフア４１を介する
ことによりＭＯＳアドレスデコーダ４２に高速で伝達さ
れる効果がある。尚、図中ＰはＰチヤンネルＭＯＳ電界
効果トランジスタを示しＮはＮチヤンネルＭＯＳ電界効
果トランジスタを示し、ＰＮＰはＰＮＰ型バイポーラト
ランジスタを示し、ＮＰＮはＮＰＮ型バイポーラトラン
ジスタを示している。
第６図はＭＯＳアドレスデコーダ４２の詳細回路例を示
した回路図である。バイポーラバツフア４１の出力信号
２０に対応して、１つのワードを選択する為、ＭＯＳ電
界効果トランジスタがAND 接続されて構成されたデコー
ダであり、図中ＰチヤンネルのＰ−ＭＯＳ電界効果トラ
ンジスタ群とＮチヤンネルのＮ−ＭＯＳ電界効果トラン
ジスタとからなり、ＭＯＳバツフア４０の場合と同様次
段のバイポーラバツフア４３との円滑な接続を行う為、
複数のＣＭＯＳ電界効果トランジスタ421 が付加されて
いる。ＭＯＳアドレスデコーダ４２の出力はＣＭＯＳ電
界効果トランジスタ４２１を介してバイポーラトランジ
スタ４３に入力されている。このバイポーラバツフア４
３はバイポーラバツフア４１と同様に、一対のＰＮＰト
ランジスタ４３１とＮＰＮトランジスタ４３２とがコン
プリメンタリ接続されたものが複数個集まつて構成され
ている。
第６図において、ＣＭＯＳ電界効果トランジスタ４２１
とバイポーラバツフア４３とがドライバー回路を構成す
る。
ＰＮＰバイポーラトランジスタ４３１は、コレクタとベ
ースとエミツタとを有し、そのコレクタ・エミツタ電流
路が第１の電源端子となる＋５Ｖ電源端子と出力端子２
２とに接続され、ＮＰＮバイポーラトランジスタ４３２
は、コレクタとベースとエミツタとを有し、そのコレク
タ・エミツタ電流路が出力端子２２と第２の電源端子と
なる接地電源端子とに接続される。ＰＮＰバイポーラト
ランジスタ４３１とＮＰＮバイポーラトランジスタ４３
２とは相補的に動作し、出力信号線２２に対して、充電
及び放電を実行する。Ｐ型ＭＯＳ電界効果トランジスタ
４２１１は、ＭＯＳアドレスデコーダ４２の出力信号に
応答して、ＰＮＰバイポーラトランジスタ４３１のベー
スの電流路を形成する。Ｎ型ＭＯＳ電界効果トランジス
タ4212は、ＭＯＳアドレスデコーダ４２の出力信号に応
答して、ＮＰＮバイポーラトランジスタ４３２のベース
の電流路を形成する。
このバイポーラバツフア４３は、１つの論理ブロツク
（ＭＯＳアドレスデコーダ４２）と他の論理ブロツク
（メモリ部４４）との間に挿介された結合回路であり、
高集積されたメモリ部４４を強力に駆動し、ＭＯＳアド
レスデコーダ４２とメモリ部４４との間の信号伝達遅延
を防止する効果がある。
第７図はＭＯＳメモリ部４４の詳細回路例を示した回路
図であるが、ＭＯＳ電界効果トランジスタがＯＲ接続さ
れている以外は、前述したＭＯＳアドレスデコーダ４２
と同様の構成を有しており、ＯＲ回路がメモリパターン
に対応して配置されている。
第７図において、ＰＮＰバイポーラトランジスタ４５１
は、コレクタとベースとエミツタとを有し、そのコレク
タ・エミツタ電流路が第１の電源端子と出力端子２８と
に接続され、ＮＰＮバイポーラトランジスタ４５２は、
コレクタとベースとエミツタとを有し、そのコレクタ・
エミツタ電流路が出力端子２８と第２の電源端子となる
接地電源端子とに接続される。ＰＮＰバイポーラトラン
ジスタ４５１とＮＰＮバイポーラトランジスタ４５２と
は相補的に動作し、出力信号線２８に対して、充電及び
放電を実行する。ＭＯＳ電界効果トランジスタ２２１
は、メモリセルの出力信号に応答して、ＰＮＰバイポー
ラトランジスタ４５１のベースの電流路を形成する。Ｍ
ＯＳ電界効果トランジスタ４２２は、メモリセルの出力
信号に応答して、ＮＰＮバイポーラトランジスタ４５２
のベースの電流路を形成する。
このＭＯＳメモリ部４４の出力は、Ｎ型とＰ型のバイポ
ーラトランジスタで構成されているバイポーラバツフア
４５を介して出力される為、駆動力の高いデータ出力２
８を得ることが出来る。この場合のバイポーラバツフア
４５は、第１図に示した様なマイクロコンピユータの論
理ブロツクの１つであるプロセツサー１４との結合回路
となり、マイクロコンピユータの内部バス１７を強力に
駆動する働きがあり、ここでの信号伝達遅延を防止して
いる。
以上説明した如くＲＯＭ１２を構成する各論理ブロツク
は、１個のＭＯＳ電界効果トランジスタをマトリツクス
状に配置した例であつたが、第８図に示すマイクロコン
ピユータの構成要素であるＲＡＭ１３のメモリ部にみら
れる様に、複数個のＭＯＳ電界効果トランジスタを接続
したものがマトリツクス状に配置される例がある。この
様なものに於いても、高集積化されると容量性の負荷が
増大する為、バイポーラトランジスタで構成されている
バイポーラバツフアによつて駆動することにより信号伝
達遅延の増加を防ぐ必要がある。
第９図は本発明の半導体集積回路の他の実施例であるマ
イクロコンピユータを構成するプロセツサの演算回路図
であり、これも前述したＲＯＭ12とは違う構成を有して
いる。即ち、演算回路９０は、加算回路９１，シフタ９
２，演算レジスタ９３，入力レジスタ９４，出力レジス
タ９５等のそれぞれ異なる要素がマトリツクス状に配置
され、且つバス９６に連結されて構成されている。これ
らの要素は、データ処理ビツト方向に１ビツト分の機能
が繰り返えされているものが多い。特に、処理すべきデ
ータ長は年々長くなる方向にあり、負荷が増大してい
る。このため、バイポーラバツフア１００により上記要
素の制御信号を強力に駆動することが高速化のため重要
となる。また、出力レジスタ９５はバイポーラバツフア
９７によつてマイクロコンピユータの図示されない内部
バス１７に接続され、前述したＲＯＭ１２のバイポーラ
バツフア４５と同様に、前記内部バス１７を強力に駆動
する。
演算回路９０には、マイクロプログラム制御のマイクロ
コンピユータに於けるプロセツサに設けられているＲＯ
Ｍ１２と同じ構成のマイクロプログラムメモリ９９の出
力が、マイクロ命令デコーダ９８を通し、更にバイポー
ラバツフア１００によつて駆動力を増して、各部に入力
されている。即ち、マイクロプログラムメモリ９９の出
力であるマイクロ命令は、マイクロ命令デコーダ９８に
よつてデコードされ、演算回路９０を制御する。このマ
イクロ命令デコーダ９８の回路構成は、図示されていな
いが論理ブロツクがランダム配置されたものから成つて
いる。このランダム配置されている図示されない論理ブ
ロツクも、バイポーラバツフア１００を介することによ
り負荷の重い演算回路９０の各部を高速に制御すること
が出来る。
ところで、演算回路９０の各部を構成しているシフタ９
２，演算レジスタ９３，入力レジスタ９４，出力レジス
タ９５の出力部に，バイポーラトランジスタを配設し
て、出力の駆動力を増加する処置を採ることも、前記し
た各要素によつて駆動される側の集積度に応じて行え
ば、ここでの信号伝達遅延の増加を防止することが出来
る。
上記両実施例に依れば、例えば、マイクロコンピユータ
を構成するプロセツサ或はＲＯＭ等の集積度の高い要素
間、或は、これ等要素内の、例えばＲＯＭを構成するＭ
ＯＳアドレスデコーダ、ＭＯＳメモリ部等の集積度の高
いブロツク間に、バイポーラトランジスタにより構成さ
れているバイポーラバツフアを挿介して、該バツフアよ
り前段の出力を電流増幅して、次段の要素或はブロツク
を強力に駆動することにより、ＭＯＳ電界効果トランジ
スタの集積度を高めて容量性の負荷が増大しても、各要
素間或は各ブロツク間に於いて信号伝達遅延を起すこと
を防止し、高速度を保持しつつ半導体回路の集積度を高
める効果がある。尚、上記バイポーラバツフアは、数ミ
リ角のシリコンチツプ状に要素或はブロツクと一緒に形
成することが出来る。
〔発明の効果〕
以上記述した如く本発明に依れば、該集積回路を構成す
る要素間、或はブロツク間にバイポーラバツフアを介在
させることにより、高速度を保持しつつ半導体集積回路
装置の集積度を高めることが出来る。
【図面の簡単な説明】
第１図は従来のマイクロコンピユータの一例を示す構成
図、第２図は第１図で用いられているＲＯＭの詳細例を
示す構成図、第３図は第２図で示したワード駆動バツフ
ア２３の部分回路例を示す回路図、第４図は本発明の半
導体集積回路の一実施例であるＲＯＭの構成図、第５図
は第４図に示したＭＯＳバツフアとバイポーラバツフア
の詳細例を示した回路図、第６図は第４図に示したＭＯ
Ｓアドレスデコーダとバイポーラバツフアの詳細を示し
た回路図、第７図は第４図のＭＯＳメモリ部とバイポー
ラバツフアの詳細例を示す回路図、第８図はマイクロコ
ンピユータを構成するＲＡＭのメモリ部の詳細例を示す
回路図、第９図は本発明の半導体集積回路の他の実施例
であるマイクロコンピユータを構成するプロセツサの構
成図である。 １２……ＲＯＭ、１３……ＲＡＭ、４０……ＭＯＳバツ
フア、４１，４３，４５，９７，１００……バイポーラ
バツフア、４２……ＭＯＳアドレスデコーダ、４４……
ＭＯＳメモリ部、９０……演算回路、９１……加算回
路、９２……シフタ、９３……演算レジスタ、９４……
入力レジスタ、９５……出力レジスタ、９８……マイク
ロ命令デコーダ。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/06 (56)参考文献 特開 昭55−129994（ＪＰ，Ａ) 特開 昭52−26181（ＪＰ，Ａ) 特開 昭55−45259（ＪＰ，Ａ) 特開 昭53−87187（ＪＰ，Ａ)

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】同一半導体基板上に、複数の信号線からな
    る信号線群と、上記信号線群に接続され、ＭＯＳトラン
    ジスタからなる論理単位を用いて構成される複数の論理
    ブロックとを有する半導体集積回路装置において、 上記複数の論理ブロックのうち少なくとも１つの論理ブ
    ロックは上記信号線群に接続されるバイポーラトランジ
    スタを用いて構成される出力部を有し、 上記出力部は他の論理ブロックの少なくとも１つのＭＯ
    Ｓトランジスタを上記信号線群を介して駆動することを
    特徴とする半導体集積回路装置。
  2. 【請求項２】特許請求の範囲第１項において、 上記論理単位は、１つの論理動作を行なうための所定の
    数のＭＯＳトランジスタを用いて構成される論理回路で
    あることを特徴とする半導体集積回路装置。
  3. 【請求項３】特許請求の範囲第１項または第２項におい
    て、 上記出力部のバイポーラトランジスタは、上記少なくと
    も１つの論理ブロックの論理動作によって駆動されるこ
    とを特徴とする半導体集積回路装置。
  4. 【請求項４】特許請求の範囲第１項、第２項または第３
    項において、 上記出力部のバイポーラトランジスタは、上記少なくと
    も１つの論理ブロックの論理動作からＭＯＳトランジス
    タによって出力される信号によって制御されることを特
    徴とする半導体集積回路装置。
  5. 【請求項５】特許請求の範囲第１項、第２項、第３項ま
    たは第４項において、 上記少なくとも１つの論理ブロックの論理動作によって
    得られる信号は、上記出力部によって他の論理ブロック
    に伝達されることを特徴とする半導体集積回路装置。
  6. 【請求項６】特許請求の範囲第１項、第２項、第３項、
    第４項または第５項において、 上記少なくとも１つの論理ブロックのＭＯＳトランジス
    タと上記出力部のバイポーラトランジスタとによって、
    ＭＯＳトランジスタとバイポーラトランジスタとの複合
    回路が構成されることを特徴とする半導体集積回路装
    置。
  7. 【請求項７】特許請求の範囲第１項、第２項、第３項、
    第４項、第５項または第６項において、 上記論理ブロックは、演算を行なう演算回路を含むこと
    を特徴とする半導体集積回路装置。
  8. 【請求項８】同一半導体基板上にＭＯＳトランジスタを
    用いて構成されるプロセッサ部とＭＯＳトランジスタを
    用いて構成されるメモリ部と上記プロセッサ部と上記メ
    モリ部を接続する複数の信号線からなるバスとを含むマ
    イクロコンピュータにおいて、 上記プロセッサ部または上記メモリ部は、上記バスに接
    続されるバイポーラトランジスタを用いて構成されるプ
    ロセッサ出力部またはメモリ出力部を有し、 上記プロセッサ出力部は上記メモリ部の少なくとも１つ
    のＭＯＳトランジスタを上記バスを介して駆動し、上記
    メモリ出力部は上記プロセッサ部の少なくとも１つのＭ
    ＯＳトランジスタを上記バスを介して駆動することを特
    徴とするマイクロコンピュータ。
  9. 【請求項９】特許請求の範囲第８項において、 上記プロセッサ出力部または上記メモリ出力部の上記バ
    イポーラトランジスタは、上記プロセッサ部または上記
    メモリ部に有する少なくとも１つの論理ブロックの論理
    動作によって駆動されることを特徴とするマイクロコン
    ピュータ。
  10. 【請求項１０】特許請求の範囲第８項または第９項にお
    いて、 上記プロセッサ出力部または上記メモリ出力部の上記バ
    イポーラトランジスタは、上記プロセッサ部または上記
    メモリ部に有する少なくとも１つの論理ブロックの論理
    動作からＭＯＳトランジスタによって出力される信号に
    よって制御されることを特徴とするマイクロコンピュー
    タ。
  11. 【請求項１１】特許請求の範囲第８項、第９項または第
    １０項において、 上記プロセッサ部または上記メモリ部に有する少なくと
    も１つの論理ブロックの論理動作によって得られる信号
    は、上記プロセッサ出力部によって上記メモリ部に伝達
    され、上記メモリ出力部によって上記プロセッサ部に伝
    達されることを特徴とするマイクロコンピュータ。
  12. 【請求項１２】特許請求の範囲第８項、第９項、第１０
    項または第１１項において、 上記プロセッサ部または上記メモリ部に有する少なくと
    も１つの論理ブロックのＭＯＳトランジスタと上記プロ
    セッサ出力部または上記メモリ出力部の上記バイポーラ
    トランジスタとによって、ＭＯＳトランジスタとバイポ
    ーラトランジスタとの複合回路が構成されることを特徴
    とするマイクロコンピュータ。
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