JPH0650818B2 - カウンタ回路 - Google Patents
カウンタ回路Info
- Publication number
- JPH0650818B2 JPH0650818B2 JP62192821A JP19282187A JPH0650818B2 JP H0650818 B2 JPH0650818 B2 JP H0650818B2 JP 62192821 A JP62192821 A JP 62192821A JP 19282187 A JP19282187 A JP 19282187A JP H0650818 B2 JPH0650818 B2 JP H0650818B2
- Authority
- JP
- Japan
- Prior art keywords
- input
- terminal
- output
- capacitor
- pulse
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Manipulation Of Pulses (AREA)
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はカウンタ回路に関する。
従来のカウンタ回路は非同期式のデジタルカウンタが使
用され、フリップフロップの出力端子を次段のフリップ
フロップのクロック端子に接続して使用されていた。使
用されるフリップフロップによってアップカウンタとダ
ウンカウンタを構成することができ、また各フリップフ
ロップの出力の否定論理積を取り、その出力を各フリッ
プフロップのリセット端子に接続することにより何周期
でパルスを出力するかを指定することができた。
用され、フリップフロップの出力端子を次段のフリップ
フロップのクロック端子に接続して使用されていた。使
用されるフリップフロップによってアップカウンタとダ
ウンカウンタを構成することができ、また各フリップフ
ロップの出力の否定論理積を取り、その出力を各フリッ
プフロップのリセット端子に接続することにより何周期
でパルスを出力するかを指定することができた。
上述した従来のカウンタ回路は、フリップフロップを直
列に接続して構成されており、パルスの立上がりおよび
立下りをラッチしてカウントを行っていたため、カウン
トできる最大パルス数ｍはフリップフロップ数ｎで定義
され、その値は ｍ＝２ｎ ………(1) となるのでカウントする数が多いときには回路素子も多
く必要となるという欠点があり、また、カウントする数
を変える場合には各フリップフロップの出力端子をセレ
クタ回路に接続し、セレクタ回路でカウントする数を選
択する回路構成となっていたため、カウントする数を容
易に変えることができないという欠点があり、さらに２
の乗数以外のパルスをカウントする場合には複雑な構成
で広い面積のセレクタ回路が必要になるという欠点があ
る。
列に接続して構成されており、パルスの立上がりおよび
立下りをラッチしてカウントを行っていたため、カウン
トできる最大パルス数ｍはフリップフロップ数ｎで定義
され、その値は ｍ＝２ｎ ………(1) となるのでカウントする数が多いときには回路素子も多
く必要となるという欠点があり、また、カウントする数
を変える場合には各フリップフロップの出力端子をセレ
クタ回路に接続し、セレクタ回路でカウントする数を選
択する回路構成となっていたため、カウントする数を容
易に変えることができないという欠点があり、さらに２
の乗数以外のパルスをカウントする場合には複雑な構成
で広い面積のセレクタ回路が必要になるという欠点があ
る。
入力端子と、出力端子と、一端が前記入力端子に接続さ
れる第１のキャパシタと、アノードが前記第１のキャパ
シタの他端に接続されカソードが接地されている第１の
ダイオードと、正入力端子がアナロググランドに接続さ
れ、出力端子から後記パルス積分器の出力が出力される
差動増幅器と、アノードが前記差動増幅器の負入力端子
に接続されカソードが前記第１のキャパシタの他端およ
び前記第１のダイオードのアノードに接続されている第
２のダイオードと、前記差動増幅器の負入力端子と前記
差動増幅器の出力端子の間に接続された第２のキャパシ
タと、前記第２のキャパシタの両端間に接続されたスイ
ッチング手段とを有するパルス積分器と、基準電圧源
と、一方の入力には前記パルス積分器の出力が入力さ
れ、他方の入力には前記基準電圧源の基準電圧が入力さ
れ、前記パルス積分器の出力が前記基準電圧を超えたと
きに信号を出力する電圧比較器と、セット端子が前記電
圧比較器の出力端子に接続され、リセット端子が前記入
力端子に接続され、前記電圧比較器が出力する信号によ
ってセットされると、前記スイッチング手段を動作させ
て、前記パルス積分器に積算された電圧を放電させる信
号を前記パルス積分器と前記出力端子に出力し、前記入
力端子から入力されたパルスの立上がりによってリセッ
トされるフリップフロップを有するカウンタ回路を有す
る。
れる第１のキャパシタと、アノードが前記第１のキャパ
シタの他端に接続されカソードが接地されている第１の
ダイオードと、正入力端子がアナロググランドに接続さ
れ、出力端子から後記パルス積分器の出力が出力される
差動増幅器と、アノードが前記差動増幅器の負入力端子
に接続されカソードが前記第１のキャパシタの他端およ
び前記第１のダイオードのアノードに接続されている第
２のダイオードと、前記差動増幅器の負入力端子と前記
差動増幅器の出力端子の間に接続された第２のキャパシ
タと、前記第２のキャパシタの両端間に接続されたスイ
ッチング手段とを有するパルス積分器と、基準電圧源
と、一方の入力には前記パルス積分器の出力が入力さ
れ、他方の入力には前記基準電圧源の基準電圧が入力さ
れ、前記パルス積分器の出力が前記基準電圧を超えたと
きに信号を出力する電圧比較器と、セット端子が前記電
圧比較器の出力端子に接続され、リセット端子が前記入
力端子に接続され、前記電圧比較器が出力する信号によ
ってセットされると、前記スイッチング手段を動作させ
て、前記パルス積分器に積算された電圧を放電させる信
号を前記パルス積分器と前記出力端子に出力し、前記入
力端子から入力されたパルスの立上がりによってリセッ
トされるフリップフロップを有するカウンタ回路を有す
る。
したがって、少ない回路素子で構成することができ、カ
ウント数の変更は、基準電圧源の出力電圧を変更する
か、もしくはパルス積分器の積分定数を変更することに
よって行うことができる。
ウント数の変更は、基準電圧源の出力電圧を変更する
か、もしくはパルス積分器の積分定数を変更することに
よって行うことができる。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明のカウンタ回路の一実施例の回路図、第
２図は本実施例のタイミングチャートである。
２図は本実施例のタイミングチャートである。
本実施例のカウンタ回路は、入力端子５と、出力端子６
と、反転出力端子19と、入力端子５より入力されたパル
スを積分して電圧値に変換し、かつ、積算して出力する
パルス積分器１と、基準電圧源２と、正入力にはパルス
積分器１の出力が、負入力には基準電圧源２の基準電圧
が入力され、パルス積分器１の出力が基準電圧値を超え
たときに信号を出力する電圧比較器３と、セット端子が
電圧比較器３の出力に、リセット端子が入力端子５に、
非反転出力端子が出力端子６およびパルス積分器１のＮ
チャネルＭＯＳトランジスタ13のゲートに、反転出力端
子が反転出力端子19およびＰチャネルＭＯＳトランジス
タ14のゲートにそれぞれ接続されているフリップフロッ
プ４とで構成されている。
と、反転出力端子19と、入力端子５より入力されたパル
スを積分して電圧値に変換し、かつ、積算して出力する
パルス積分器１と、基準電圧源２と、正入力にはパルス
積分器１の出力が、負入力には基準電圧源２の基準電圧
が入力され、パルス積分器１の出力が基準電圧値を超え
たときに信号を出力する電圧比較器３と、セット端子が
電圧比較器３の出力に、リセット端子が入力端子５に、
非反転出力端子が出力端子６およびパルス積分器１のＮ
チャネルＭＯＳトランジスタ13のゲートに、反転出力端
子が反転出力端子19およびＰチャネルＭＯＳトランジス
タ14のゲートにそれぞれ接続されているフリップフロッ
プ４とで構成されている。
パルス積分器１は、正入力端子がアナロググランド20に
接続されている差動増幅器11と、一端が入力端子５に接
続されているキャパシタ８と、アノードがキャパシタ８
の他端に接続され、カソードが接地されているダイオー
ド９と、アノードが差動増幅器11の負入力端子に接続さ
れ、カソードがキャパシタ８の他端およびダイオード９
のアノードに接続されているダイオード10と、差動増幅
器11の負入力端子と出力端子の間に接続されたキャパシ
タ12と、ソースが差動増幅器11の負入力端子に接続さ
れ、ドレインが差動増幅器11の出力端子に接続されてい
るＮチャネルＭＯＳトランジスタ13ならびにＰチャネル
ＭＯＳトランジスタ14とで構成されている。基準電圧源
２は、一端が電源ＶDDに接続され、他端がデジタルグラ
ンド21に接続されている可変抵抗器15で構成されてい
る。
接続されている差動増幅器11と、一端が入力端子５に接
続されているキャパシタ８と、アノードがキャパシタ８
の他端に接続され、カソードが接地されているダイオー
ド９と、アノードが差動増幅器11の負入力端子に接続さ
れ、カソードがキャパシタ８の他端およびダイオード９
のアノードに接続されているダイオード10と、差動増幅
器11の負入力端子と出力端子の間に接続されたキャパシ
タ12と、ソースが差動増幅器11の負入力端子に接続さ
れ、ドレインが差動増幅器11の出力端子に接続されてい
るＮチャネルＭＯＳトランジスタ13ならびにＰチャネル
ＭＯＳトランジスタ14とで構成されている。基準電圧源
２は、一端が電源ＶDDに接続され、他端がデジタルグラ
ンド21に接続されている可変抵抗器15で構成されてい
る。
次に、本実施例の動作を第２図のタイムチャートにより
説明する。
説明する。
入力端子５に、第２図(1) に示すような入力パルス電圧
Ｖi のパルス信号を入力すると、パルス積分器１によっ
てパルスが１個１個積分される。このときキャパシタ12
にチャージされる電荷は(2) 式で表わされ、積分される
電圧Ｖo は (3)式で表わすことができる。
Ｖi のパルス信号を入力すると、パルス積分器１によっ
てパルスが１個１個積分される。このときキャパシタ12
にチャージされる電荷は(2) 式で表わされ、積分される
電圧Ｖo は (3)式で表わすことができる。
Ｑ12：キャパシタ12の電荷量、Ｖo ：入力パルス電圧Ｖ
i に対する電圧変化、Ｃ８：キャパシタ８の容量、
Ｃ12：キャパシタ12の容量 この電圧値Ｖo は１パルス毎に積算されて、第２図(2)
に示すように節点22の電圧が上昇する。パルス積分器１
の出力は電圧比較器３の正入力に接続されているため、
電圧比較器３の負入力の基準電圧以上の電圧が正入力に
加わると、第２図(3) に示すように、内部の比較動作時
間遅れ後にその出力がハイレベルとなる。電圧比較器３
の出力の立上がり波形がフリップフロップ４のセット入
力端子に入力されると、フリップフロップ４の出力Ｑ、
すなわち出力端子６が第２図(4) に示すようにロウレベ
ルからハイレベルに変わる。これによって、Ｎチャネル
トランジスタ13がオフからオン状態となる。また、フリ
ップフロップ４の出力、すなわち出力端子19について
も第２図(5) に示すように同等のタイミングで少し遅れ
てハイレベルからロウレベルに変わり、これによって、
Ｐチャネルトランジスタ14がオフからオン状態になる。
トランジスタ13，14がオフからオン状態になるとキャパ
シタ12に蓄えられていた電荷が放電し、節点22の電圧が
第２図(2) に示すように低下する。低下し始めてからあ
る時間経過し、基準電圧以下に電圧が低下すると、電圧
比較器３の出力がハイレベルからロウレベルに変わる。
フリップフロップ４は入力端子５へ立上がり波形が入力
されるまでリセットされないため、出力Ｑはハイレベル
状態を保ち続け、キャパシタ12に蓄えられていた電荷は
さらに放電される。節点22の電位が初期状態になった後
入力端子５にパルスが入力されると、その立上がりによ
ってフリップフロップ４はリセットされ、上述した動作
を繰り返す。
i に対する電圧変化、Ｃ８：キャパシタ８の容量、
Ｃ12：キャパシタ12の容量 この電圧値Ｖo は１パルス毎に積算されて、第２図(2)
に示すように節点22の電圧が上昇する。パルス積分器１
の出力は電圧比較器３の正入力に接続されているため、
電圧比較器３の負入力の基準電圧以上の電圧が正入力に
加わると、第２図(3) に示すように、内部の比較動作時
間遅れ後にその出力がハイレベルとなる。電圧比較器３
の出力の立上がり波形がフリップフロップ４のセット入
力端子に入力されると、フリップフロップ４の出力Ｑ、
すなわち出力端子６が第２図(4) に示すようにロウレベ
ルからハイレベルに変わる。これによって、Ｎチャネル
トランジスタ13がオフからオン状態となる。また、フリ
ップフロップ４の出力、すなわち出力端子19について
も第２図(5) に示すように同等のタイミングで少し遅れ
てハイレベルからロウレベルに変わり、これによって、
Ｐチャネルトランジスタ14がオフからオン状態になる。
トランジスタ13，14がオフからオン状態になるとキャパ
シタ12に蓄えられていた電荷が放電し、節点22の電圧が
第２図(2) に示すように低下する。低下し始めてからあ
る時間経過し、基準電圧以下に電圧が低下すると、電圧
比較器３の出力がハイレベルからロウレベルに変わる。
フリップフロップ４は入力端子５へ立上がり波形が入力
されるまでリセットされないため、出力Ｑはハイレベル
状態を保ち続け、キャパシタ12に蓄えられていた電荷は
さらに放電される。節点22の電位が初期状態になった後
入力端子５にパルスが入力されると、その立上がりによ
ってフリップフロップ４はリセットされ、上述した動作
を繰り返す。
なお、本実施例においてカウントするパルス数は、電圧
比較器３の負入力端子に入力される基準電圧値を増減す
ること、すなわち可変抵抗器15を調整することにより任
意の数に変更することができる。基準電圧を上げるとカ
ウントする数は増加し、基準電圧を下げるとカウントす
る数は減少する。
比較器３の負入力端子に入力される基準電圧値を増減す
ること、すなわち可変抵抗器15を調整することにより任
意の数に変更することができる。基準電圧を上げるとカ
ウントする数は増加し、基準電圧を下げるとカウントす
る数は減少する。
第３図は本発明のカウンタ回路の他の実施例の回路図で
ある。
ある。
本実施例は、電圧比較器３の負入力端子に基準電圧を出
力する基準電圧源２が固定出力電源34で構成され、第１
図に示したキャパシタ12を容量の異なるキャパシタ25，
26，27として、ゲートに制御信号入力端子28，29，30が
接続されたスイッチングトランジスタ31，32，33を介し
て差動増幅器11の負入力端子と出力端子間に接続／切断
されるようにしたものである。制御信号入力端子28，2
9，30に制御信号が入力され、キャパシタ25，26，27の
うちのいずれか１つ、もしくは複数が選択されると１パ
ルス当たりの電圧値Ｖo が変化するためにカウント数も
変更される。
力する基準電圧源２が固定出力電源34で構成され、第１
図に示したキャパシタ12を容量の異なるキャパシタ25，
26，27として、ゲートに制御信号入力端子28，29，30が
接続されたスイッチングトランジスタ31，32，33を介し
て差動増幅器11の負入力端子と出力端子間に接続／切断
されるようにしたものである。制御信号入力端子28，2
9，30に制御信号が入力され、キャパシタ25，26，27の
うちのいずれか１つ、もしくは複数が選択されると１パ
ルス当たりの電圧値Ｖo が変化するためにカウント数も
変更される。
この実施例では入力端子28，29，30に入力される電圧に
よって、少ない回路素子でカウントする数を容易に変え
ることができるという利点がある。
よって、少ない回路素子でカウントする数を容易に変え
ることができるという利点がある。
以上説明したように本発明は、入力されたパルスを積分
して電圧値に変換し、積算した値が基準電圧値を超えた
ときにカウンタ信号を出力することにより、少ない回路
素子で多くのパルスをカウントすることができ、また、
カウントする数の変更を簡単に行うことができる効果が
ある。
して電圧値に変換し、積算した値が基準電圧値を超えた
ときにカウンタ信号を出力することにより、少ない回路
素子で多くのパルスをカウントすることができ、また、
カウントする数の変更を簡単に行うことができる効果が
ある。
第１図は本発明のカウンタ回路の一実施例を示す回路
図、第２図はその動作を示す動作波形図、第３図は本発
明のカウンタ回路の他の実施例を示す回路図である。 １……パルス積分器、２……基準電圧源、 ３……電圧比較器、４……フリップフロップ、 ５……入力端子、６……出力端子、 ８，12，25〜27……キャパシタ、 ９，10……ダイオード、11……差動増幅器、 13……ＮチャネルＭＯＳトランジスタ、 14……ＰチャネルＭＯＳトランジスタ、 15……可変抵抗器、19……反転出力端子、 20……アナロググラウンド、 21……ディジタルグラウンド、22……節点、 28〜30……制御信号入力端子、 31〜33……スイッチングトランジスタ、 34……固定出力電源。
図、第２図はその動作を示す動作波形図、第３図は本発
明のカウンタ回路の他の実施例を示す回路図である。 １……パルス積分器、２……基準電圧源、 ３……電圧比較器、４……フリップフロップ、 ５……入力端子、６……出力端子、 ８，12，25〜27……キャパシタ、 ９，10……ダイオード、11……差動増幅器、 13……ＮチャネルＭＯＳトランジスタ、 14……ＰチャネルＭＯＳトランジスタ、 15……可変抵抗器、19……反転出力端子、 20……アナロググラウンド、 21……ディジタルグラウンド、22……節点、 28〜30……制御信号入力端子、 31〜33……スイッチングトランジスタ、 34……固定出力電源。
Claims (1)
- 【請求項１】入力端子と、出力端子と、一端が前記入力
端子に接続される第１のキャパシタと、アノードが前記
第１のキャパシタの他端に接続されカソードが接地され
ている第１のダイオードと、正入力端子がアナロググラ
ンドに接続され出力端子から後記パルス積分器の出力が
出力される差動増幅器と、アノードが前記差動増幅器の
負入力端子に接続されカソードが前記第１のキャパシタ
の他端および前記第１のダイオードのアノードに接続さ
れている第２のダイオードと、前記差動増幅器の負入力
端子と前記差動増幅器の出力端子の間に接続された第２
のキャパシタと、前記第２のキャパシタの両端間に接続
されたスイッチング手段とを有するパルス積分器と、基
準電圧源と、一方の入力には前記パルス積分器の出力が
入力され、他方の入力には前記基準電圧源の基準電圧が
入力され、前記パルス積分器の出力が前記基準電圧を超
えたときに信号を出力する電圧比較器と、セット端子が
前記電圧比較器の出力端子に接続され、リセット端子が
前記入力端子に接続され、前記電圧比較器が出力する信
号によってセットされると、前記スイッチング手段を動
作させて、前記パルス積分器に積算された電圧を放電さ
せる信号を前記パルス積分器と前記端子に出力し、前記
入力端子から入力されたパルスの立上がりによってリセ
ットされるフリップフロップを有するカウンタ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62192821A JPH0650818B2 (ja) | 1987-07-31 | 1987-07-31 | カウンタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62192821A JPH0650818B2 (ja) | 1987-07-31 | 1987-07-31 | カウンタ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6437119A JPS6437119A (en) | 1989-02-07 |
| JPH0650818B2 true JPH0650818B2 (ja) | 1994-06-29 |
Family
ID=16297541
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62192821A Expired - Lifetime JPH0650818B2 (ja) | 1987-07-31 | 1987-07-31 | カウンタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0650818B2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5246654U (ja) * | 1975-09-30 | 1977-04-02 | ||
| JPS5714437Y2 (ja) * | 1976-12-22 | 1982-03-25 | ||
| JPS5623034A (en) * | 1979-12-17 | 1981-03-04 | Trio Kenwood Corp | Variable frequency divider |
-
1987
- 1987-07-31 JP JP62192821A patent/JPH0650818B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6437119A (en) | 1989-02-07 |
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