JPH0651034A - フリップフロップ回路 - Google Patents
フリップフロップ回路Info
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- JPH0651034A JPH0651034A JP4202818A JP20281892A JPH0651034A JP H0651034 A JPH0651034 A JP H0651034A JP 4202818 A JP4202818 A JP 4202818A JP 20281892 A JP20281892 A JP 20281892A JP H0651034 A JPH0651034 A JP H0651034A
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- 238000012360 testing method Methods 0.000 claims abstract description 31
- 238000010586 diagram Methods 0.000 description 12
- 238000010998 test method Methods 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 1
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- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【目的】フリップフロップ回路と、このフリップフロッ
プ回路のクロック入力端，セット入力端またはセット入
力端に接続された組合せ回路とで構成される回路におい
て、回路の中のフリップフロップ回路のクロック入力
端，セット入力端またはリセット入力端に接続された組
合せ回路のテストを可能とする。 【構成】リセット端子Ｒの値とセット端子Ｓの値とクロ
ック端子Ｃの値とを論理演算する演算回路３と、演算回
路３の出力値と内蔵されたＤ．ＦＦ１の出力値のいずれ
か一方を、スキャンアウトコントロール端子ＳＯＣの値
により選択して出力する出力信号セレクタ４を設ける。
スキャンアウトコントロール端子ＳＯＣの値により演算
回路３を選択した場合、フリップフロップ回路２０全体
の動作を組合せ回路と等価にすることができるので、こ
のフリップフロップ回路２０のクロック入力端子Ｃ，セ
ット入力端子Ｓまたはリセット入力端子Ｒに組合せ回路
が接続されても、その出力値のテストが可能となる。
プ回路のクロック入力端，セット入力端またはセット入
力端に接続された組合せ回路とで構成される回路におい
て、回路の中のフリップフロップ回路のクロック入力
端，セット入力端またはリセット入力端に接続された組
合せ回路のテストを可能とする。 【構成】リセット端子Ｒの値とセット端子Ｓの値とクロ
ック端子Ｃの値とを論理演算する演算回路３と、演算回
路３の出力値と内蔵されたＤ．ＦＦ１の出力値のいずれ
か一方を、スキャンアウトコントロール端子ＳＯＣの値
により選択して出力する出力信号セレクタ４を設ける。
スキャンアウトコントロール端子ＳＯＣの値により演算
回路３を選択した場合、フリップフロップ回路２０全体
の動作を組合せ回路と等価にすることができるので、こ
のフリップフロップ回路２０のクロック入力端子Ｃ，セ
ット入力端子Ｓまたはリセット入力端子Ｒに組合せ回路
が接続されても、その出力値のテストが可能となる。
Description
【０００１】
【産業上の利用分野】本発明は、プリップフロップ回路
に関し、特に、大規模な半導体集積回路などに用いら
れ、このフリップフロップ回路と組合せ回路とで構成さ
れた回路のテストを容易にするために、外部からのテス
ト信号を入力する端子およびテストモードと動作モード
とを切り換える信号を入力する端子を備えた型のフリッ
プフロップ回路に関する。
に関し、特に、大規模な半導体集積回路などに用いら
れ、このフリップフロップ回路と組合せ回路とで構成さ
れた回路のテストを容易にするために、外部からのテス
ト信号を入力する端子およびテストモードと動作モード
とを切り換える信号を入力する端子を備えた型のフリッ
プフロップ回路に関する。
【０００２】
【従来の技術】この種の従来のフリップフロップ回路の
一例のブロック図を図４に示す。図４を参照すると、こ
のフリップフロップ回路１０は、通常のＤタイプフリッ
プフロップ回路（以後、Ｄ．ＦＦと記す）１の他に、デ
ータ端子Ｄとスキャンイン端子ＳＩＮとスキャンモード
コントロール端子ＳＭＣに接続されたセレクタ５とを備
えている。このセレクタ５は、データ端子Ｄへの入力信
号とスキャイン端子ＳＩＮへの入力信号とをスキャンモ
ードコントロール端子ＳＭＣへの入力信号により選択し
て出力する。尚、セレクタ５は、そのＳ入力端へのセレ
クト信号（この場合は、スキャンモードコントロール端
子ＳＭＣへの入力信号）が“１”の時に、セレクタ５の
Ａ入力端の値（この場合は、スキャンイン端子ＳＩＮへ
の入力信号）を選択してＯ出力端から出力するものとす
る。
一例のブロック図を図４に示す。図４を参照すると、こ
のフリップフロップ回路１０は、通常のＤタイプフリッ
プフロップ回路（以後、Ｄ．ＦＦと記す）１の他に、デ
ータ端子Ｄとスキャンイン端子ＳＩＮとスキャンモード
コントロール端子ＳＭＣに接続されたセレクタ５とを備
えている。このセレクタ５は、データ端子Ｄへの入力信
号とスキャイン端子ＳＩＮへの入力信号とをスキャンモ
ードコントロール端子ＳＭＣへの入力信号により選択し
て出力する。尚、セレクタ５は、そのＳ入力端へのセレ
クト信号（この場合は、スキャンモードコントロール端
子ＳＭＣへの入力信号）が“１”の時に、セレクタ５の
Ａ入力端の値（この場合は、スキャンイン端子ＳＩＮへ
の入力信号）を選択してＯ出力端から出力するものとす
る。
【０００３】セレクタ５の出力信号は、Ｄ．ＦＦ１のデ
ータ信号として、そのＤ入力端に入力されている。Ｄ．
ＦＦ１は、フリップフロップ回路１０のセット端子Ｓ，
リセット端子Ｒおよびクロック端子Ｃへの入力信号をそ
れぞれ、セット信号，リセット信号およびクロック信号
として動作し、Ｑ出力信号をフリップフロップ回路１０
のＱ端子から外部へ出力し、反転Ｑ出力信号を反転Ｑ端
子から出力する。以下に、上述した従来のフリップフロ
ップ回路１０を用い、これに組み合せ回路を接続して構
成される回路のテスト方法について述べる。図５は、従
来のフリップフロップ回路と組合せ回路とを含む回路の
一例の回路図である。図５において、１０Ａ，１０Ｂは
従来のフリップフロップ回路、４０Ａ，４０Ｂ，４０Ｃ
は組合せ回路、Ｉ１，Ｉ２，Ｉ３，Ｉ４はこの回路の外
部入力端子、ＳＩＮＯはこの回路の外部スキャンイン端
子、ＳＭＣＯはこの回路の外部スキャンモードコントロ
ール端子、ＳＯＴＯはこの回路の外部スキャンアウト端
子、ＯＵＴは回路の外部出力端子である。
ータ信号として、そのＤ入力端に入力されている。Ｄ．
ＦＦ１は、フリップフロップ回路１０のセット端子Ｓ，
リセット端子Ｒおよびクロック端子Ｃへの入力信号をそ
れぞれ、セット信号，リセット信号およびクロック信号
として動作し、Ｑ出力信号をフリップフロップ回路１０
のＱ端子から外部へ出力し、反転Ｑ出力信号を反転Ｑ端
子から出力する。以下に、上述した従来のフリップフロ
ップ回路１０を用い、これに組み合せ回路を接続して構
成される回路のテスト方法について述べる。図５は、従
来のフリップフロップ回路と組合せ回路とを含む回路の
一例の回路図である。図５において、１０Ａ，１０Ｂは
従来のフリップフロップ回路、４０Ａ，４０Ｂ，４０Ｃ
は組合せ回路、Ｉ１，Ｉ２，Ｉ３，Ｉ４はこの回路の外
部入力端子、ＳＩＮＯはこの回路の外部スキャンイン端
子、ＳＭＣＯはこの回路の外部スキャンモードコントロ
ール端子、ＳＯＴＯはこの回路の外部スキャンアウト端
子、ＯＵＴは回路の外部出力端子である。
【０００４】最初に、外部スキャンモードコントロール
端子ＳＭＣＯを“１”にし外部スキャンイン端子ＳＩＮ
Ｏにフリップフロップ回路１０Ａ，１０Ｂのテスト用パ
ターンを入力し、外部入力端子Ｉ３クロック信号を与え
る（この動作をスキャインと呼ぶ。また、外部スキャン
モードコントロール端子ＳＭＣＯを“１”にした回路の
モードをスキャンモードと呼ぶ）。入力されたテストパ
ターンは、クロック信号の動作に従いフリップフロップ
回路１０Ａからフリップフロップ回路１０Ｂへシフトさ
れ外部スキャンアウト端子ＳＯＴＯから出力される（こ
の動作をスキャンアウトと呼ぶ）。この出力された値を
期待値と照合することによりフリップフロップ回路１０
Ａ，１０Ｂの動作をテストする。
端子ＳＭＣＯを“１”にし外部スキャンイン端子ＳＩＮ
Ｏにフリップフロップ回路１０Ａ，１０Ｂのテスト用パ
ターンを入力し、外部入力端子Ｉ３クロック信号を与え
る（この動作をスキャインと呼ぶ。また、外部スキャン
モードコントロール端子ＳＭＣＯを“１”にした回路の
モードをスキャンモードと呼ぶ）。入力されたテストパ
ターンは、クロック信号の動作に従いフリップフロップ
回路１０Ａからフリップフロップ回路１０Ｂへシフトさ
れ外部スキャンアウト端子ＳＯＴＯから出力される（こ
の動作をスキャンアウトと呼ぶ）。この出力された値を
期待値と照合することによりフリップフロップ回路１０
Ａ，１０Ｂの動作をテストする。
【０００５】次に、外部スキャンモードコントロール端
子ＳＭＣＯの値を“０”にし、組合せ回路４０Ａのテス
トパターンを組合せ回路４０Ａの外部入力端子Ｉ２に入
力し、外部入力端子Ｉ３にクロック信号を１サイクル与
える。この結果、入力端子１２に接続された組合せ回路
４０Ａのテストを行うことができる。
子ＳＭＣＯの値を“０”にし、組合せ回路４０Ａのテス
トパターンを組合せ回路４０Ａの外部入力端子Ｉ２に入
力し、外部入力端子Ｉ３にクロック信号を１サイクル与
える。この結果、入力端子１２に接続された組合せ回路
４０Ａのテストを行うことができる。
【０００６】組合せ回路４０Ｂについては、外部入力端
子に入力信号を印加する代りに、組合せ４０Ｂ用のテス
トパターンを外部スキャンイン端子ＳＩＮＯよりスキャ
ンインし、組合せ回路４０Ｂの演算結果をフリップフロ
ップ回路１０Ｂに格納し、スキャンアウトして期待値と
照合する。
子に入力信号を印加する代りに、組合せ４０Ｂ用のテス
トパターンを外部スキャンイン端子ＳＩＮＯよりスキャ
ンインし、組合せ回路４０Ｂの演算結果をフリップフロ
ップ回路１０Ｂに格納し、スキャンアウトして期待値と
照合する。
【０００７】
【発明が解決しようとする課題】上述した従来のフリッ
プフロップ回路においては、組合せ回路との接続のされ
方によっては組合せ回路をテストできない場合がある。
以下にその説明を行う。図６は、組合せ回路とフリップ
フロップ回路とを組合せた回路の他の例を示す回路図で
ある。同図において、１０Ａ，１０Ｂは図４に示した従
来のフリップフロップ回路、４１，４２はＡＮＤゲー
ト、４３はＯＲゲート、ＳＩＮＯは外部スキャンイン端
子、Ｉ５，Ｉ６，Ｉ７，Ｉ８，Ｉ９は外部入力端子、Ｓ
ＭＣＯは外部スキャンモードコントロール端子、ＯＵＴ
は外部出力端子である。
プフロップ回路においては、組合せ回路との接続のされ
方によっては組合せ回路をテストできない場合がある。
以下にその説明を行う。図６は、組合せ回路とフリップ
フロップ回路とを組合せた回路の他の例を示す回路図で
ある。同図において、１０Ａ，１０Ｂは図４に示した従
来のフリップフロップ回路、４１，４２はＡＮＤゲー
ト、４３はＯＲゲート、ＳＩＮＯは外部スキャンイン端
子、Ｉ５，Ｉ６，Ｉ７，Ｉ８，Ｉ９は外部入力端子、Ｓ
ＭＣＯは外部スキャンモードコントロール端子、ＯＵＴ
は外部出力端子である。
【０００８】この例の回路では、ＡＮＤゲート４２の出
力は、フリップフロップ回路１０Ｂのクロック端子Ｃに
入力されている。このため、前述したように、外部スキ
ャンイン端子ＳＩＮＯからＡＮＤゲート４２用のテスト
パタンをスキャンインしてもこのテストパタンをＡＮＤ
ゲート４２によって演算した結果をスキャンアウトする
ことができない。このため、この回路の外部よりＡＮＤ
ゲート４２テスト結果を観測できずＡＮＤゲート４２を
テストできないことになる。
力は、フリップフロップ回路１０Ｂのクロック端子Ｃに
入力されている。このため、前述したように、外部スキ
ャンイン端子ＳＩＮＯからＡＮＤゲート４２用のテスト
パタンをスキャンインしてもこのテストパタンをＡＮＤ
ゲート４２によって演算した結果をスキャンアウトする
ことができない。このため、この回路の外部よりＡＮＤ
ゲート４２テスト結果を観測できずＡＮＤゲート４２を
テストできないことになる。
【０００９】このようなことは、組合せ回路の出力端が
フリップフロップ回路のデータ端子Ｄ以外の、セット端
子Ｓ，リセット端子Ｒまたはクロック端子Ｃに接続され
ている場合にも同様に起る。
フリップフロップ回路のデータ端子Ｄ以外の、セット端
子Ｓ，リセット端子Ｒまたはクロック端子Ｃに接続され
ている場合にも同様に起る。
【００１０】このように、従来のフリップフロップ回路
を用いこれに組合せ回路を組合せた回路では、この回路
中のフリップフロップ回路のセット端子，リセット端子
またはクロック端子に出力端が接続された組合せ回路を
テストできないという問題点があった。
を用いこれに組合せ回路を組合せた回路では、この回路
中のフリップフロップ回路のセット端子，リセット端子
またはクロック端子に出力端が接続された組合せ回路を
テストできないという問題点があった。
【００１１】
【課題を解決するための手段】本発明のフリップフロッ
プ回路は、少なくとも一以上のデータ信号を論理演算し
た結果生じたデータ入力信号とテスト用信号とを入力と
し、外部からの第１の切り換え信号の値により、前記デ
ータ入力信号および前記テスト用信号のいずれか一方を
選択して出力するデータ信号セレクタと、動作用クロッ
ク信号とテスト用クロック信号とを入力とし、前記第１
の切り換え信号の値により、前記動作用クロック信号お
よび前記テスト用クロック信号のいずれか一方を選択し
て出力するクロック信号セレクタと、データ信号入力端
に前記データ信号セレクタの出力信号が入力され、クロ
ック信号入力端に前記クロック信号セレクタの出力信号
が入力されるＤタイプフリップフロップ回路と、前記Ｄ
タイプフリップフロップ回路のリセット信号および前記
Ｄタイプフリップフロップ回路のセット信号の少なくと
も一つの信号と前記動作用クロック信号とを組み合せ回
路により演算した結果の信号および前記動作用クロック
信号のいずれか一方の信号と、前記Ｄタイプフリップフ
ロップ回路の出力信号のいずれか一方を、外部からの第
２の切り換え信号の値により選択して出力する出力信号
セレクタとを備えている。
プ回路は、少なくとも一以上のデータ信号を論理演算し
た結果生じたデータ入力信号とテスト用信号とを入力と
し、外部からの第１の切り換え信号の値により、前記デ
ータ入力信号および前記テスト用信号のいずれか一方を
選択して出力するデータ信号セレクタと、動作用クロッ
ク信号とテスト用クロック信号とを入力とし、前記第１
の切り換え信号の値により、前記動作用クロック信号お
よび前記テスト用クロック信号のいずれか一方を選択し
て出力するクロック信号セレクタと、データ信号入力端
に前記データ信号セレクタの出力信号が入力され、クロ
ック信号入力端に前記クロック信号セレクタの出力信号
が入力されるＤタイプフリップフロップ回路と、前記Ｄ
タイプフリップフロップ回路のリセット信号および前記
Ｄタイプフリップフロップ回路のセット信号の少なくと
も一つの信号と前記動作用クロック信号とを組み合せ回
路により演算した結果の信号および前記動作用クロック
信号のいずれか一方の信号と、前記Ｄタイプフリップフ
ロップ回路の出力信号のいずれか一方を、外部からの第
２の切り換え信号の値により選択して出力する出力信号
セレクタとを備えている。
【００１２】
【実施例】次に、本発明の好適な実施例について、図面
を参照して説明する。図１は、本発明の第１の実施例の
ブロック図てある。同図において、１は通常のＤ．Ｆ
Ｆ、Ｃはクロック端子、Ｄはデータ端子、Ｒはリセット
端子、Ｓはセット端子、ＳＩＮはスキャン入力端子、Ｓ
ＭＣはスキャンモードコントロール端子、ＳＯＣはスキ
ャンアウトコントロール端子、ＳＣＫはスキャンクロッ
ク端子、２はクロック端子Ｃの信号とスキャンクロック
端子ＳＣＫの信号のいずれか一方をスキャンモードコン
トロール端子ＳＭＣの信号により選択するクロック信号
セレクタ、３はリセット端子Ｒの値とクロック端子Ｃの
値とセット端子Ｓの値を論理演算回路である。４は演算
回路３の結果とＤ．ＦＦ１の出力値のいずれか一方をス
キャンアウトコントロール端子ＳＯＣの値によって選択
する出力信号セレクタ、５はデータ端子Ｄの値とスキャ
ンイン端子ＳＩＮの値のいずれか一方をスキャンモード
コントロール端子ＳＭＣへの信号によって選択するデー
タ信号セレクタである。ここで、各々のセレクタ２，
４，５は、それぞれのセレクタのセレクト端子（Ｓ入力
端）の値が“１”のときにそれぞれのセレクタのＡ入力
端の値を選択してＯ出力端に出力する。
を参照して説明する。図１は、本発明の第１の実施例の
ブロック図てある。同図において、１は通常のＤ．Ｆ
Ｆ、Ｃはクロック端子、Ｄはデータ端子、Ｒはリセット
端子、Ｓはセット端子、ＳＩＮはスキャン入力端子、Ｓ
ＭＣはスキャンモードコントロール端子、ＳＯＣはスキ
ャンアウトコントロール端子、ＳＣＫはスキャンクロッ
ク端子、２はクロック端子Ｃの信号とスキャンクロック
端子ＳＣＫの信号のいずれか一方をスキャンモードコン
トロール端子ＳＭＣの信号により選択するクロック信号
セレクタ、３はリセット端子Ｒの値とクロック端子Ｃの
値とセット端子Ｓの値を論理演算回路である。４は演算
回路３の結果とＤ．ＦＦ１の出力値のいずれか一方をス
キャンアウトコントロール端子ＳＯＣの値によって選択
する出力信号セレクタ、５はデータ端子Ｄの値とスキャ
ンイン端子ＳＩＮの値のいずれか一方をスキャンモード
コントロール端子ＳＭＣへの信号によって選択するデー
タ信号セレクタである。ここで、各々のセレクタ２，
４，５は、それぞれのセレクタのセレクト端子（Ｓ入力
端）の値が“１”のときにそれぞれのセレクタのＡ入力
端の値を選択してＯ出力端に出力する。
【００１３】図２は、本発明のフリップフロップ回路２
０を用い、これに組合せ回路を接続して構成される回路
の一例を示す回路図である。図２において、４１，４２
はＡＮＤゲート、４３はＯＲゲート、ＳＩＮＯは外部ス
キャンイン端子、ＳＣＫＯは外部スキャンクロック端
子、ＳＭＣＯは外部スキャンモードコントロール端子、
ＳＯＣＯは外部スキャンアウトコントロール端子、Ｉ
５，Ｉ６，Ｉ７，Ｉ８，Ｉ９は外部入力端子、ＯＵＴは
外部出力端子である。
０を用い、これに組合せ回路を接続して構成される回路
の一例を示す回路図である。図２において、４１，４２
はＡＮＤゲート、４３はＯＲゲート、ＳＩＮＯは外部ス
キャンイン端子、ＳＣＫＯは外部スキャンクロック端
子、ＳＭＣＯは外部スキャンモードコントロール端子、
ＳＯＣＯは外部スキャンアウトコントロール端子、Ｉ
５，Ｉ６，Ｉ７，Ｉ８，Ｉ９は外部入力端子、ＯＵＴは
外部出力端子である。
【００１４】以下に、図２に示す回路におけるＡＮＤゲ
ート４１，４２およびＯＲゲート４３のテスト方法につ
いて説明する。最初に、外部スキャンモードコントロー
ル端子ＳＭＣＯを“１”に設定し、外部スキャンアウト
コントロール端子ＳＯＣＯを“１”に設定する。このと
き、フリップフロップ回路２０Ａは、データ入力として
外部スキャンイン端子ＳＩＮＯに印加された信号が入力
され、クロック入力として外部スキャンクロック端子Ｓ
ＣＫＯに印加された信号が入力されることになる。同様
に、フリップフロップ回路２０Ｂは、データ入力として
フリップフロップ回路１０Ａの出力信号が印加されるの
で、フリップフロップ回路１０Ａとフリップフロップ回
路２０Ｂとは、シフトレジスタ構成となる。
ート４１，４２およびＯＲゲート４３のテスト方法につ
いて説明する。最初に、外部スキャンモードコントロー
ル端子ＳＭＣＯを“１”に設定し、外部スキャンアウト
コントロール端子ＳＯＣＯを“１”に設定する。このと
き、フリップフロップ回路２０Ａは、データ入力として
外部スキャンイン端子ＳＩＮＯに印加された信号が入力
され、クロック入力として外部スキャンクロック端子Ｓ
ＣＫＯに印加された信号が入力されることになる。同様
に、フリップフロップ回路２０Ｂは、データ入力として
フリップフロップ回路１０Ａの出力信号が印加されるの
で、フリップフロップ回路１０Ａとフリップフロップ回
路２０Ｂとは、シフトレジスタ構成となる。
【００１５】ここで、外部スキャンイン入力端子ＳＩＮ
Ｏにフリップフロップ回路２０Ａ，２０Ｂのテスト用の
信号を入力し、外部スキャンクロック端子ＳＣＫＯにテ
スト用クロック信号を印加する。外部スキャンイン端子
ＳＩＮＯに入力されたフリップフロップ回路２０Ａ，２
０Ｂのテスト用信号は、前述のテスト用クロック信号に
従ってフリップフロップ回路２０Ａからフリップフロッ
プ回路２０Ｂへシフトされ、外部出力端子ＯＵＴに出力
される。このとき、外部出力端子ＯＵＴに出力された値
を期待値と照合することにより、フリップフロップ回路
２０Ａ，２０Ｂが正常に動作しているか否かを試験でき
る。
Ｏにフリップフロップ回路２０Ａ，２０Ｂのテスト用の
信号を入力し、外部スキャンクロック端子ＳＣＫＯにテ
スト用クロック信号を印加する。外部スキャンイン端子
ＳＩＮＯに入力されたフリップフロップ回路２０Ａ，２
０Ｂのテスト用信号は、前述のテスト用クロック信号に
従ってフリップフロップ回路２０Ａからフリップフロッ
プ回路２０Ｂへシフトされ、外部出力端子ＯＵＴに出力
される。このとき、外部出力端子ＯＵＴに出力された値
を期待値と照合することにより、フリップフロップ回路
２０Ａ，２０Ｂが正常に動作しているか否かを試験でき
る。
【００１６】次に、外部スキャンアウトコントロール端
子ＳＯＣＯを“０”に設定する。このとき、フリップフ
ロップ回路２０Ａ，２０ＢのＱ出力端には、フリップフ
ロップ回路２０Ａ，２０Ｂのクロック端子Ｃ，セット端
子Ｓ，リセット端子Ｒの値を演算回路３によって演算し
た値が出力される。ここで、演算回路３は組合せ回路で
あるので、フリップフロップ回路２０Ａ，２０Ｂはそれ
ぞれ、フリップフロップ回路２０Ａ，２０Ｂのクロック
端子，セット端子，リセット端子を入力端子とする組合
せ回路に置き換えられたことになる。
子ＳＯＣＯを“０”に設定する。このとき、フリップフ
ロップ回路２０Ａ，２０ＢのＱ出力端には、フリップフ
ロップ回路２０Ａ，２０Ｂのクロック端子Ｃ，セット端
子Ｓ，リセット端子Ｒの値を演算回路３によって演算し
た値が出力される。ここで、演算回路３は組合せ回路で
あるので、フリップフロップ回路２０Ａ，２０Ｂはそれ
ぞれ、フリップフロップ回路２０Ａ，２０Ｂのクロック
端子，セット端子，リセット端子を入力端子とする組合
せ回路に置き換えられたことになる。
【００１７】次に、外部入力端子Ｉ５，Ｉ６，Ｉ７，Ｉ
８，Ｉ９に、ＡＮＤゲート４１，４２とＯＲゲート４３
とフリップフロップ回路２０Ａ，２０Ｂ内の演算回路と
によって構成された組合せ回路のテスト用パターンを入
力する。前述したように、フリップフロップ回路２０
Ａ，２０Ｂの動作は組合せ回路と等価であるので、前述
の外部入力端子Ｉ５，Ｉ６，Ｉ７，Ｉ８，Ｉ９に入力さ
れたテストパターンは、ＡＮＤゲート４１，４２とＯＲ
ゲート４３とフリップフロップ回路２０Ａ，２０Ｂ内の
演算回路とによって演算され、その演算結果が外部出力
端子ＯＵＴに出力される。この外部出力端子ＯＵＴに出
力された演算結果を期待値と照合することにより、ＡＮ
Ｄゲート４１，４２およびＯＲゲート４３のテストを行
うことが可能である。
８，Ｉ９に、ＡＮＤゲート４１，４２とＯＲゲート４３
とフリップフロップ回路２０Ａ，２０Ｂ内の演算回路と
によって構成された組合せ回路のテスト用パターンを入
力する。前述したように、フリップフロップ回路２０
Ａ，２０Ｂの動作は組合せ回路と等価であるので、前述
の外部入力端子Ｉ５，Ｉ６，Ｉ７，Ｉ８，Ｉ９に入力さ
れたテストパターンは、ＡＮＤゲート４１，４２とＯＲ
ゲート４３とフリップフロップ回路２０Ａ，２０Ｂ内の
演算回路とによって演算され、その演算結果が外部出力
端子ＯＵＴに出力される。この外部出力端子ＯＵＴに出
力された演算結果を期待値と照合することにより、ＡＮ
Ｄゲート４１，４２およびＯＲゲート４３のテストを行
うことが可能である。
【００１８】図３は、本発明をＪＫフリップフロップ回
路に応用した第２の実施例の構成を示すブロック図であ
る。図３において、１は通常のＤ．ＦＦ、２，４，５は
セレクタ、４４，４５，４７はＡＮＤゲート、４６はＯ
Ｒゲート、４８はインバータ、Ｒはリセット端子、Ｊは
Ｊ端子、ＫはＫ端子、ＳＩＮはスキャンモードコントロ
ール端子、ＳＯＣはスキャンアウトコントロール端子で
ある。この例では、図１に示される第１の実施例におけ
る演算回路３を、３入力のＡＮＤゲート４７で構成して
いる。またセレクタ２は、Ｊ端子およびＫ端子の値と
Ｄ．ＦＦ１のＱ出力と反転Ｑ出力の値とを、ＡＮＤゲー
ト４４および４５，ＯＲゲート２３並びにインバータ４
８で演算した結果の値と、スキャンイン端子ＳＩＮの値
のいずれか一方をスキャンモードコントロール端子ＳＭ
Ｃの値により選択して出力する。この結果、スキャンモ
ードコントロール端子ＳＭＣの値が“０”でスキャンア
ウトコントロール端子ＳＯＣの値が“０”のとき、この
フリップフロップ回路はＪＫフリップフロップ回路とし
て動作する。
路に応用した第２の実施例の構成を示すブロック図であ
る。図３において、１は通常のＤ．ＦＦ、２，４，５は
セレクタ、４４，４５，４７はＡＮＤゲート、４６はＯ
Ｒゲート、４８はインバータ、Ｒはリセット端子、Ｊは
Ｊ端子、ＫはＫ端子、ＳＩＮはスキャンモードコントロ
ール端子、ＳＯＣはスキャンアウトコントロール端子で
ある。この例では、図１に示される第１の実施例におけ
る演算回路３を、３入力のＡＮＤゲート４７で構成して
いる。またセレクタ２は、Ｊ端子およびＫ端子の値と
Ｄ．ＦＦ１のＱ出力と反転Ｑ出力の値とを、ＡＮＤゲー
ト４４および４５，ＯＲゲート２３並びにインバータ４
８で演算した結果の値と、スキャンイン端子ＳＩＮの値
のいずれか一方をスキャンモードコントロール端子ＳＭ
Ｃの値により選択して出力する。この結果、スキャンモ
ードコントロール端子ＳＭＣの値が“０”でスキャンア
ウトコントロール端子ＳＯＣの値が“０”のとき、この
フリップフロップ回路はＪＫフリップフロップ回路とし
て動作する。
【００１９】
【発明の効果】以上説明したように、本発明によればフ
リップフロップ回路に組合せ回路を接続して構成した回
路において、回路中のフリップフロップ回路のクロック
端子，リセット端子またはセット端子に組合せ回路が接
続されていた場合においても、スキャンアウトコントロ
ール端子を切り換えることにより、回路中のフリップフ
ロップ回路を組合わせ回路と等価に置き換えることが可
能である。このことにより、回路中のフリップフロップ
回路のクロック端子，リセット端子またはセット端子に
接続された組合わせ回路の出力値をこの回路外部に出力
することが可能となる。従って、この出力値を期待値と
照合することにより、フリップフロップ回路のクロック
端子，リセット端子またはセット端子に接続された組合
わせ回路をテストすることが可能となる。
リップフロップ回路に組合せ回路を接続して構成した回
路において、回路中のフリップフロップ回路のクロック
端子，リセット端子またはセット端子に組合せ回路が接
続されていた場合においても、スキャンアウトコントロ
ール端子を切り換えることにより、回路中のフリップフ
ロップ回路を組合わせ回路と等価に置き換えることが可
能である。このことにより、回路中のフリップフロップ
回路のクロック端子，リセット端子またはセット端子に
接続された組合わせ回路の出力値をこの回路外部に出力
することが可能となる。従って、この出力値を期待値と
照合することにより、フリップフロップ回路のクロック
端子，リセット端子またはセット端子に接続された組合
わせ回路をテストすることが可能となる。
【図１】本発明の第１の実施例の構成を示すブロック図
である。
である。
【図２】図１に示すフリップフロップ回路と組合せ回路
とからなる回路の構成を示すブロック図である。
とからなる回路の構成を示すブロック図である。
【図３】本発明の第２の実施例の構成を示すブロック図
である。
である。
【図４】従来のフリップフロップ回路の一例の構成を示
すブロック図である。
すブロック図である。
【図５】図４に示す従来のフリップフロップ回路と組合
せ回路とからなる回路の一例の構成を示すブロック図で
ある。
せ回路とからなる回路の一例の構成を示すブロック図で
ある。
【図６】図４に示す従来のフリップフロップ回路と組合
せ回路とからなる回路の他の例の構成を示すブロック図
である。
せ回路とからなる回路の他の例の構成を示すブロック図
である。
１ Ｄ．ＦＦ ２，４，５ セレクタ ３ 演算回路 １０，１０Ａ，１０Ｂ，２０，２０Ａ，２０Ｂ フリ
ップフロップ回路 ４０Ａ，４０Ｂ，４０Ｃ 組合せ回路 ４１，４２，４４，４５，４７ ＡＮＤゲート ４３，４６ ＯＲゲート Ｓ セット端子 Ｒ リセット端子 Ｄ データ端子 Ｃ クロック端子 ＳＩＮ スキャンイン端子 ＳＣＫ スキャンクロック端子 ＳＭＣ スキャンモードコントロール端子 ＳＯＣ スキャンアウトコントロール端子 ＳＩＮＯ 外部スキャンイン端子 ＳＣＫＯ 外部スキャンクロック端子 ＳＭＣＯ 外部スキャンモードコントロール端子 ＳＯＣＯ 外部スキャンアウトコントロール端子 Ｉ１，Ｉ２，Ｉ３，Ｉ４，Ｉ５，Ｉ６Ｉ７，Ｉ８，Ｉ９
外部入力端子 ＯＵＴ 外部出力端子
ップフロップ回路 ４０Ａ，４０Ｂ，４０Ｃ 組合せ回路 ４１，４２，４４，４５，４７ ＡＮＤゲート ４３，４６ ＯＲゲート Ｓ セット端子 Ｒ リセット端子 Ｄ データ端子 Ｃ クロック端子 ＳＩＮ スキャンイン端子 ＳＣＫ スキャンクロック端子 ＳＭＣ スキャンモードコントロール端子 ＳＯＣ スキャンアウトコントロール端子 ＳＩＮＯ 外部スキャンイン端子 ＳＣＫＯ 外部スキャンクロック端子 ＳＭＣＯ 外部スキャンモードコントロール端子 ＳＯＣＯ 外部スキャンアウトコントロール端子 Ｉ１，Ｉ２，Ｉ３，Ｉ４，Ｉ５，Ｉ６Ｉ７，Ｉ８，Ｉ９
外部入力端子 ＯＵＴ 外部出力端子
Claims (1)
- 【請求項１】 少なくとも一以上のデータ信号を論理演
算した結果生じたデータ入力信号とテスト用信号とを入
力とし、外部からの第１の切り換え信号の値により、前
記データ入力信号および前記テスト用信号のいずれか一
方を選択して出力するデータ信号セレクタと、 動作用クロック信号とテスト用クロック信号とを入力と
し、前記第１の切り換え信号の値により、前記動作用ク
ロック信号および前記テスト用クロック信号のいずれか
一方を選択して出力するクロック信号セレクタと、 データ信号入力端に前記データ信号セレクタの出力信号
が入力され、クロック信号入力端に前記クロック信号セ
レクタの出力信号が入力されるＤタイプフリップフロッ
プ回路と、 前記Ｄタイプフリップフロップ回路のリセット信号およ
び前記Ｄタイプフリップフロップ回路のセット信号の少
なくとも一つの信号と前記動作用クロック信号とを組み
合せ回路により演算した結果の信号および前記動作用ク
ロック信号のいずれか一方の信号と、前記Ｄタイプフリ
ップフロップ回路の出力信号のいずれか一方を、外部か
らの第２の切り換え信号の値により選択して出力する出
力信号セレクタとを備えることを特徴とするフリップフ
ロップ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4202818A JPH0651034A (ja) | 1992-07-30 | 1992-07-30 | フリップフロップ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4202818A JPH0651034A (ja) | 1992-07-30 | 1992-07-30 | フリップフロップ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0651034A true JPH0651034A (ja) | 1994-02-25 |
Family
ID=16463712
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4202818A Withdrawn JPH0651034A (ja) | 1992-07-30 | 1992-07-30 | フリップフロップ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0651034A (ja) |
-
1992
- 1992-07-30 JP JP4202818A patent/JPH0651034A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991005 |