JPH01233379A - ディジタル集積回路用論理ブロック - Google Patents
ディジタル集積回路用論理ブロックInfo
- Publication number
- JPH01233379A JPH01233379A JP63060894A JP6089488A JPH01233379A JP H01233379 A JPH01233379 A JP H01233379A JP 63060894 A JP63060894 A JP 63060894A JP 6089488 A JP6089488 A JP 6089488A JP H01233379 A JPH01233379 A JP H01233379A
- Authority
- JP
- Japan
- Prior art keywords
- logic block
- gate
- flip
- integrated circuit
- flop
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P74/00—Testing or measuring during manufacture or treatment of wafers, substrates or devices
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Logic Circuits (AREA)
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はディジタル果槓回路用瀧理ブロック、特にディ
ジタル集積回路の論理機能ｌ試験を容易にし、かつその
試験を極めて複雑な回路にても行ない得るように集積回
路自体に組み込むディジタル集積回路用論理ブロックに
関する。
ジタル集積回路の論理機能ｌ試験を容易にし、かつその
試験を極めて複雑な回路にても行ない得るように集積回
路自体に組み込むディジタル集積回路用論理ブロックに
関する。
高度に乗積化され、かつ複雑化した集積回路の論理機能
試験を容易にする１つの方法は、試験すべき集積回路内
部にテストパターン発生器、テスト出力評価部等の試験
機構を組み込んでしまうことである。この様にすること
によシ、集積回路内部・に埋め込まれて外部端子から直
接アクセスできず、集積回路外部からテストパターンを
印加してその機能の結果である出力を外部で観察すると
いう方法では試験が困難で充分なテスト精度が得られな
かった部分の回路も、容易に論理機能試験を行なうこと
ができるようになる。
試験を容易にする１つの方法は、試験すべき集積回路内
部にテストパターン発生器、テスト出力評価部等の試験
機構を組み込んでしまうことである。この様にすること
によシ、集積回路内部・に埋め込まれて外部端子から直
接アクセスできず、集積回路外部からテストパターンを
印加してその機能の結果である出力を外部で観察すると
いう方法では試験が困難で充分なテスト精度が得られな
かった部分の回路も、容易に論理機能試験を行なうこと
ができるようになる。
ところで、試験機構を集積回路内部に組み込む場合、試
験機構としてどのような論理ブロックを組み込むかとい
うことが大きな問題となる。
験機構としてどのような論理ブロックを組み込むかとい
うことが大きな問題となる。
試験機構として組み込む論理ブロックは、試験に必要な
機能即ちテストパターン発生器としての機能及びテスト
出力評価部としての機能を有することはもちろんのこと
、論理ブロックを組み込んだ集積回路が通常の機能動作
を果す場合に、その機能動作に論理ブロックが全く関与
しないことが望ましい。
機能即ちテストパターン発生器としての機能及びテスト
出力評価部としての機能を有することはもちろんのこと
、論理ブロックを組み込んだ集積回路が通常の機能動作
を果す場合に、その機能動作に論理ブロックが全く関与
しないことが望ましい。
従来知られているこの種の論理ブローｌりとしては、１
９７９年に開偏された国際テスト会ａＩｎｔｅｒｎａｔ
ｉｏｎａｌ Ｔｅ５ｔ Ｃｏｎｆｅｒｅｎｃｅ ）の
論文集３７ページ〜４１ページに＠ＢＵＩＬＴ−ＩＮ
ＬＯＧＩＣ−ＢＬＯＣＫ ０ＢＳＥＲＶＡＴＩＯＮ
ＴＥＣＨＮＩＱＵＥＳ’と題して報告された論文中に示
された線型帰還シフトレジスタを構成の中心とするＢＩ
ＬＢＯと呼ばれるものがある。
９７９年に開偏された国際テスト会ａＩｎｔｅｒｎａｔ
ｉｏｎａｌ Ｔｅ５ｔ Ｃｏｎｆｅｒｅｎｃｅ ）の
論文集３７ページ〜４１ページに＠ＢＵＩＬＴ−ＩＮ
ＬＯＧＩＣ−ＢＬＯＣＫ ０ＢＳＥＲＶＡＴＩＯＮ
ＴＥＣＨＮＩＱＵＥＳ’と題して報告された論文中に示
された線型帰還シフトレジスタを構成の中心とするＢＩ
ＬＢＯと呼ばれるものがある。
このＢＩＬＢＯ型の論理ブロックの１例として、４つの
基本ユニットから成るものを第２図に示す。
基本ユニットから成るものを第２図に示す。
１つの基本ユニットは、シフトレジスタ動作に適したク
リップ７０ツブ２０２と、ＡＮＤゲート２０３、ＮＯＲ
ゲー）２０４、排他的論理和回路（以下原ＯＲゲートと
記す）２０５の３つの補助ゲートから構成されておシ、
この基本ユ＝ｙトを４つ並べ、ＥＸＯＲゲート１０８に
より線型帰還をかけ、全体の論理ブロックが構成される
。
リップ７０ツブ２０２と、ＡＮＤゲート２０３、ＮＯＲ
ゲー）２０４、排他的論理和回路（以下原ＯＲゲートと
記す）２０５の３つの補助ゲートから構成されておシ、
この基本ユ＝ｙトを４つ並べ、ＥＸＯＲゲート１０８に
より線型帰還をかけ、全体の論理ブロックが構成される
。
この論理ブロックは、制御信号ＣＩ、Ｃ２，Ｃ３の値に
よシ、４種類の機能を果たす、ここで、マルチプレクサ
２０６は制御信号Ｃ３が１０”の時、スキャン人力Ｓｉ
ｎを出力し、制御信号Ｃ３が＠１”の時、ＥＸＯＲゲー
ト２０８の出力が出力されるものとする。
よシ、４種類の機能を果たす、ここで、マルチプレクサ
２０６は制御信号Ｃ３が１０”の時、スキャン人力Ｓｉ
ｎを出力し、制御信号Ｃ３が＠１”の時、ＥＸＯＲゲー
ト２０８の出力が出力されるものとする。
ＣＩ＝０２＝Ｃ３＝＝０”の時、この論理ブロックはシ
フトレジスタとして動作し、Ｃｌ＝Ｃ２＝１０’、 Ｃ
３＝”１”の時、外部入力Ｄ −Ｄ 及びスキャン
入力Ｓｉｎ と切シ離され、線型帰還シフトレジスタと
なり費ランダムパターン発生器として動作する。Ｃ１＝
０３＝″″１” 、Ｃ２；″０”の時、外部入力Ｄ１〜
Ｄ４を圧縮する多入力符号解析器として働き、またｃｉ
＝＠ｉ”、Ｃ２＝−１”の時、論理ブロックは単なるラ
ッチとして働く。従ってもとの被試験回路内のラッチを
この論理ブロックで置き換えることによシ、少ないオー
バヘッドで試験機構を組み込むことが可能となる。
フトレジスタとして動作し、Ｃｌ＝Ｃ２＝１０’、 Ｃ
３＝”１”の時、外部入力Ｄ −Ｄ 及びスキャン
入力Ｓｉｎ と切シ離され、線型帰還シフトレジスタと
なり費ランダムパターン発生器として動作する。Ｃ１＝
０３＝″″１” 、Ｃ２；″０”の時、外部入力Ｄ１〜
Ｄ４を圧縮する多入力符号解析器として働き、またｃｉ
＝＠ｉ”、Ｃ２＝−１”の時、論理ブロックは単なるラ
ッチとして働く。従ってもとの被試験回路内のラッチを
この論理ブロックで置き換えることによシ、少ないオー
バヘッドで試験機構を組み込むことが可能となる。
ところが、上述した従来の論理ブロックは、通常のラッ
チとして働く時に、外部入力はＡＮＤゲー） ２０３と
ＥＸＯＲゲート２０５を通って、フリップ７０ツブ２０
２に入力されることになシ、この論理ブロックを用いな
い場合に較べてゲート２段分の遅延が生じることになる
ので、被試験回路が速度を要求される回路の場合、この
ゲート２段の遅延は許容し難く、致命的な欠点となる。
チとして働く時に、外部入力はＡＮＤゲー） ２０３と
ＥＸＯＲゲート２０５を通って、フリップ７０ツブ２０
２に入力されることになシ、この論理ブロックを用いな
い場合に較べてゲート２段分の遅延が生じることになる
ので、被試験回路が速度を要求される回路の場合、この
ゲート２段の遅延は許容し難く、致命的な欠点となる。
本発明の目的は、上述の従来技術の問題点を改嵜し、被
試験回路が通常動作状態のとき、余分な遅延を生じない
組み込みテスト用の論理ブロックを提供することにある
。
試験回路が通常動作状態のとき、余分な遅延を生じない
組み込みテスト用の論理ブロックを提供することにある
。
本発明の調理ブロックは、シフトレジスタ動作に適した
フリップフロップと、このクリップ７０ツブの入力側に
配置された複数の補助ゲートとから成る基本ユニットを
複数個組み合わせて構成される複数の機能を有する論理
ブロックであって、外部入力を前記補助ゲートを介する
ことなく、前記フリップ７０ツブに入力するトランスフ
ァゲートを設けたことを特徴とする。
フリップフロップと、このクリップ７０ツブの入力側に
配置された複数の補助ゲートとから成る基本ユニットを
複数個組み合わせて構成される複数の機能を有する論理
ブロックであって、外部入力を前記補助ゲートを介する
ことなく、前記フリップ７０ツブに入力するトランスフ
ァゲートを設けたことを特徴とする。
本発明は上記の構成を採用することにより、従来技術に
おける問題点を解消している。すなわち、複数の機能を
果たさせるために必要な補助ゲートを通る信゛号路とは
別に、直接フリップフロップに入力できる信号路を設け
、ゲート遅延の生じないトランス７アゲートによシ、こ
の信号路を制御することにより、遅延の殆んど生じない
論理ブロックが得られるのでおる。
おける問題点を解消している。すなわち、複数の機能を
果たさせるために必要な補助ゲートを通る信゛号路とは
別に、直接フリップフロップに入力できる信号路を設け
、ゲート遅延の生じないトランス７アゲートによシ、こ
の信号路を制御することにより、遅延の殆んど生じない
論理ブロックが得られるのでおる。
以下、図面上参照しながら本発明の詳細な説明する。
第１図は、本発明を先に説明した従来例に適用した場合
を示す俟式的な傳成図である。
を示す俟式的な傳成図である。
第１図において、基本ユニット１０１は、マスタースレ
ープロフリップフロップの様なシフトレジスタユニット
として使用できるフリップフロップ１０２と、ＡＮＤゲ
ート１０３．ＮＯＲゲー） １０４およびＥＸＯＲゲー
ト１０５の３つから成る補助ゲートと、制御信号φで制
御されるトランスファーゲ−ト１０９と、制御信号φと
相補な制御信号φ で制御されるトランスファーゲート
１１０から構成される。
ープロフリップフロップの様なシフトレジスタユニット
として使用できるフリップフロップ１０２と、ＡＮＤゲ
ート１０３．ＮＯＲゲー） １０４およびＥＸＯＲゲー
ト１０５の３つから成る補助ゲートと、制御信号φで制
御されるトランスファーゲ−ト１０９と、制御信号φと
相補な制御信号φ で制御されるトランスファーゲート
１１０から構成される。
この基本ユニット１０１を、従来例の基本ユニット２０
１と比較してみると、トランスファーゲート１０９．１
１０が追加されている点のみが異なる。
１と比較してみると、トランスファーゲート１０９．１
１０が追加されている点のみが異なる。
従って、制御信号φ＝“０” 、φ＝“１１ と設定
すると、トランスファーゲー）１０９ｒｉカツトオフさ
れ、トランスファーゲート１１０は導通状態となり、従
来例と全く同じ状態が実現される。
すると、トランスファーゲー）１０９ｒｉカツトオフさ
れ、トランスファーゲート１１０は導通状態となり、従
来例と全く同じ状態が実現される。
つまり耕だに追加した制御信号φ、φ そこの様に設定
した状態で、制御（Ｈ号ｃ１ ＊ ｃｌ ｅ ｅｓをｅ
ｌ ” ｅｇ ” ｃｌ ＝“０”と設定ターると、論
理ブロックは４段のシフトレジスタとして動作し、スキ
ャン人力Ｓ、 からインバータ１０７ｉ峡てスキャｎ ン出力Ｓ。ｕｔｖｃ至るスキャンパスが形成されること
になる。なお、マルチプレクサ１０６は従来例同様ｅ３
””Ｏ” でスキャン人力Ｓｉｎを、ｅ３＝−１″でＥ
ＸＯＲゲート１０８の出力を七１ｔぞれ出力する。
した状態で、制御（Ｈ号ｃ１ ＊ ｃｌ ｅ ｅｓをｅ
ｌ ” ｅｇ ” ｃｌ ＝“０”と設定ターると、論
理ブロックは４段のシフトレジスタとして動作し、スキ
ャン人力Ｓ、 からインバータ１０７ｉ峡てスキャｎ ン出力Ｓ。ｕｔｖｃ至るスキャンパスが形成されること
になる。なお、マルチプレクサ１０６は従来例同様ｅ３
””Ｏ” でスキャン人力Ｓｉｎを、ｅ３＝−１″でＥ
ＸＯＲゲート１０８の出力を七１ｔぞれ出力する。
次に、ｅｌ”ｅ２＝“０“かつ 、 ＝＝ ＠ １ ＃
と設定すると、論理ブロックは外部入力Ｄ１〜Ｄ４及び
スキャンパスＳ、 と切り離され、擬似ランダムパｎ ターン発生器として動作し、外部出力Ｑ１〜Ｑ４に出力
゛Ｔる。また、ｃｌ ＝ｃ３ ＝−１”、Ｃ！＝″″０
”と設定すると、論理ブロックは外部入力Ｄ１〜Ｄ４を
圧紹する多入力符号解析仝とじて働く。
と設定すると、論理ブロックは外部入力Ｄ１〜Ｄ４及び
スキャンパスＳ、 と切り離され、擬似ランダムパｎ ターン発生器として動作し、外部出力Ｑ１〜Ｑ４に出力
゛Ｔる。また、ｃｌ ＝ｃ３ ＝−１”、Ｃ！＝″″０
”と設定すると、論理ブロックは外部入力Ｄ１〜Ｄ４を
圧紹する多入力符号解析仝とじて働く。
以上の３つの七−ドＶよ、いずれも被試験回路をテスト
するためのモードでアシ、この時、本発明の論理ブロッ
クは、従来の論理ブロックと全く同様の動作ｔする。
するためのモードでアシ、この時、本発明の論理ブロッ
クは、従来の論理ブロックと全く同様の動作ｔする。
残シのもう１つのモード、つまシ被試験回路がｆｉ當動
作ｔする時の論理ブロックの動作モードでるるラッチと
しての機能の場合、本発明による縞埋ブロックでは、新
たに追加した制御信号φを″１”とすることにより行な
わ柱る。
作ｔする時の論理ブロックの動作モードでるるラッチと
しての機能の場合、本発明による縞埋ブロックでは、新
たに追加した制御信号φを″１”とすることにより行な
わ柱る。
制＃１６号ｃｌ ＝ｅ２ ＝＠ｌ”と設定すると、制御
信号φと相補な制−信号≠は“０″ とな９．フリップ
フロップは補助ゲートと切り雛され、外部入力ＤＩ〜Ｄ
４が直接フリップフロップに入力される。つまり、従来
例では２段のゲートを通過していた外部入力が、本発明
の論理ブロックでは、トランスファーゲート１０９を通
過するのみでフリップフロップ１０２に入力されること
になる。
信号φと相補な制−信号≠は“０″ とな９．フリップ
フロップは補助ゲートと切り雛され、外部入力ＤＩ〜Ｄ
４が直接フリップフロップに入力される。つまり、従来
例では２段のゲートを通過していた外部入力が、本発明
の論理ブロックでは、トランスファーゲート１０９を通
過するのみでフリップフロップ１０２に入力されること
になる。
トランスファーゲート１０９は、被試験回路が通常動作
するとき、導通状態にしておけばよく、論理ゲートの様
に信号到着時に信号入力値の変化で出力を変化させるこ
とによる遅延がなく、配線による遅延以外の遅延を殆ん
ど生じることがない。
するとき、導通状態にしておけばよく、論理ゲートの様
に信号到着時に信号入力値の変化で出力を変化させるこ
とによる遅延がなく、配線による遅延以外の遅延を殆ん
ど生じることがない。
本発明の論理ブロックは、以上に述べたような構成を採
用することによ）、回路の性能を劣化させることなく、
テスト容易化を同時に通常動作時の遅延がないので被試
験実現することができる。
用することによ）、回路の性能を劣化させることなく、
テスト容易化を同時に通常動作時の遅延がないので被試
験実現することができる。
第１図は本発明の一実施例金示す模式的な樗成図であり
、第２図は従来例を示す跡成図である。 １０１、２０１・・・・・・基本ユニツ）、１０２．２
０２・・印・フリップフロップ、１０３，２０３・・・
・・・ＡＮＤゲート。 １０４．２０４・・・・・・ＮＯＲゲート、 １０５，
１０８，２０５゜２０８・・・・・・ＥＸＯＲゲート、
１０６，２０６・・・・・・マルチプレクサ、１０７．
２０７・・・・・・インバータ、１０９，１１０−・・
…トランスファーゲート、ｅｌ ｅ ｅｇ ｅ ｃｌ
ｅφ、φ・・・・・・制御信号、Ｄ１〜Ｄ４・・・・
・・外部入力、Ｑ −Ｑ ・・・・・・外部出力、
Ｓｉｎ・・・・・・スキャン人力、５ｏｕｔ・・・・・
・スキャン出力。 代理人 弁理士 内 原 晋眞叱 ぞ Ｉ
、第２図は従来例を示す跡成図である。 １０１、２０１・・・・・・基本ユニツ）、１０２．２
０２・・印・フリップフロップ、１０３，２０３・・・
・・・ＡＮＤゲート。 １０４．２０４・・・・・・ＮＯＲゲート、 １０５，
１０８，２０５゜２０８・・・・・・ＥＸＯＲゲート、
１０６，２０６・・・・・・マルチプレクサ、１０７．
２０７・・・・・・インバータ、１０９，１１０−・・
…トランスファーゲート、ｅｌ ｅ ｅｇ ｅ ｃｌ
ｅφ、φ・・・・・・制御信号、Ｄ１〜Ｄ４・・・・
・・外部入力、Ｑ −Ｑ ・・・・・・外部出力、
Ｓｉｎ・・・・・・スキャン人力、５ｏｕｔ・・・・・
・スキャン出力。 代理人 弁理士 内 原 晋眞叱 ぞ Ｉ
Claims (1)
- 【特許請求の範囲】 シフトレジスタ動作に適したフリップフロップと、該
フリップフロップの入力側に配置された複数の補助ゲー
トから成る基本ユニットを複数個組み合わせて構成され
る複数の機能を有する論理ブロックにおいて、 外部入力を前記補助ゲートを介することなく、前記フリ
ップフロップに入力するトランスファーゲートを設けた
ことを特徴とするディジタル集積回路用論理ブロック。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63060894A JPH01233379A (ja) | 1988-03-14 | 1988-03-14 | ディジタル集積回路用論理ブロック |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63060894A JPH01233379A (ja) | 1988-03-14 | 1988-03-14 | ディジタル集積回路用論理ブロック |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01233379A true JPH01233379A (ja) | 1989-09-19 |
Family
ID=13155521
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63060894A Pending JPH01233379A (ja) | 1988-03-14 | 1988-03-14 | ディジタル集積回路用論理ブロック |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01233379A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0587893A (ja) * | 1991-09-27 | 1993-04-06 | Hokuriku Nippon Denki Software Kk | 順序回路 |
-
1988
- 1988-03-14 JP JP63060894A patent/JPH01233379A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0587893A (ja) * | 1991-09-27 | 1993-04-06 | Hokuriku Nippon Denki Software Kk | 順序回路 |
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