JPH06510614A - ファジィ論理演算子の実現のためのデジタル論理回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 ファジィ論理演算子の実現のためのデジタル論理回路装置 従来の技術 本発明は、請求の範囲第１項及び第５項の上位概念による論理回路装置に関する 。

この種のデジタル論理回路装置は、公知刊行物−■ＥＥＥ　ｊｏｕｒｎａｌ　ｏ ｆ　５ｏｌｉｄ−３ｔａｔｅ　Ｃ１ｒｃｕｉｔｓ、１９９０年４月、２５巻、Ｎ ００２．３７６Ｘ〜３８２Ｘ、タイトル″Ａ　ＶＬＳｒ　Ｆｕｚｚｙ　Ｌｏｇｉ ｃ　Ｃｏｎｔｏｒｏｌｌｅｒ　ｗｉｔｈ　Ｒｅｃｏｎｆｉｇｕｒａｂｌｅ。

Ｃａ５ｃａｄａｂｌｅ　Ａｒｃｈｉｔｅｃｔｕｒｅ（Ｈ，ｗａｔａｎａｂｅ）” から公知である。これはファジィ論理制御器の設計に対する比較的詳細な情報に 関するものである。この場合はとりわけファジィ論理演算子（最小ないし最大） の実現のための回路技術的な情報が含まれている。デジタル論理回路（最小ない し最大−機能）は比較的簡単に構成されており、多段のシリアルな構造を有して いる。当該構造は入力語の最下位ビット（ＬＳＢ）で始まり、入力語の最上位ビ ット（ＭＳＢ）で終る。上記シリアル構造は、出力語の最上位ビット（ＭＳＢ） が存在する場合にのみ出力語の有効なビットを可能にする。

本発明の課題は、２つの入力語の最上位ビット（ＭＳＢ）の論理結合（組合せ） によって処理が開始され、出力語の別のビットがウェイト（桁重み）の低減と共 に時間的に順次連続して生成される、デジタル論理回路装置を提供することであ る。

この課題は、請求の範囲第１項と５項の特徴部分に記載の本発明によって解決さ れる。

請求の範囲第２項〜４項と第６項〜８項には本発明による回路装置の有利な実施 例が記載されている。

図面 図１は、４つの段と３つの伝送ラインを有する本発明によるデジタル論理回路装 置のブロック回路図である。

図２は、図１によるデジタル論理回路装置の１つの段の回路図である。

図３は、４つの段と２つの伝送ラインを有する本発明によるデジタル論理回路装 置のブロック回路図である。

図４は、図３によるデジタル論理回路装置の奇数段の回路図である。

図５は、図３によるデジタル論理回路装置の偶数段の回路図である。

実施例の説明 次に本発明を図面に基づき詳細に説明する。

図１にはファジィ論理演算子の実現のための本発明によるデジタル論理回路装置 のブロック回路図が示されている。この論理回路装置は４つの段ＳＱＬ〜８３Ｍ からなり、これらの４つの段は最上位ビットＭＳＢ用の最上位段Ｓ３から始まり ３つの伝送ラインを用いて直列に接続されている。各段は通常、入力語のそれぞ れのビットＡＯ〜Ａ３及びＢＯ−Ｂ３用の２つの入力側と、比較的小さい一比較 （基準）信号、比較的大きい一比較信号、等しい一比較信号用の３つの伝送入力 側と、比較的小さい一出力信号、比較的大きい一出力信号、等しい一出力信号用 の３つの伝送出力側と、出力語のそれぞれのビット用の１つの出力側とを有して いる。

最上位段Ｓ３Ｍでは、２つの最上位ビットＡ３．Ｂ３と、比較的小さい一人力信 号ＳＩ３と、比較的大きい一人力信号ＳＩ２と、等しい一人力信号ＳＩ２とから 、比較的小さい一出力信号ＳＯ３と、比較的大きい一出力信号ＧＯ３と、等しい 一出力信号ＥＯ３と、出力語の最上位ビットＣ３とが形成される。すなわち出力 語の最上位ビットは、この時点において既に固定されている。複数の段３３Ｍ− ３ＱＬの直列接続によって、比較的小さい一出力信号ＳＯ３は次の下位段Ｓ２の 比較的小さい一人力信号ＳＩ２として供給され、比較的大きい一出力信号ＧＯ３ は次の下位段Ｓ２の比較的大きい一人力信号ＧＩ２として供給され、等しい一出 力信号ＥＯ３は次の下位段Ｓ２の等しい一人力信号ＳＩ２として供給される０次 の下位段ｓ２においては、次の下位ビットＡ２．Ｂ２と、比較的小さい一人力信 号ＳＩ２と、比較的大きい一人力信号ＧＩ２と、等しい一人力信号ＳＩ２とから 、比較的小さい一出力信号ＳＯ２と、比較的大きい一人力信号ＳＩ２と、等しい 一人力信号ＳＩ２と、出力語の次の下位ビットｃ２とが生ぜしめられる。同じよ うな形式で今度は比較的小さい一出力信号ＳＯ２が段Ｓｌの比較的小さい一人力 信号ＳＩ２として供給され、比較的大きい一出カ信号ＧＯ２は段Ｓｌの比較的大 きい一人力信号ＳＩ２として供給され、等しい一出カ信号ＥＯ２は段Ｓｌの等し い一人力信号ＳＩ２として供給される１段ｓ１では入力語のビットＡ２．Ｂ２に 関して次に下位のビットＡ１、Ｂｌと、比較的小さい一人力信号ＳＩ２と、比較 的大きい一人力信号ＳＩ２と、等しい一人力信号ＳＩ２とから、比較的小さい一 人力信号ＳＩ２と、比較的大きい一人力信号ＳＩ２ ビットＣＩとが生ぜしのられる。比較的小さい一人力信号ＳＩ２は最下位段ＳＱ Ｌの比較的小さい一人力信号ＳＩ２として供給され、比較的大きい一人力信号Ｓ Ｉ２は最下位段ＳＱＬの比較的大きい一人力信号ＳＩ２に接続され、等しい一出 カ信号ＥＯＩは最下位段ＳＱＬの等しい一人力信号ＳＩ２に接続される。最下位 段ＳＱＬでは、２つの入力語の最下位ビットＡＯ，ＢＯと、比較的小さい一人力 信号Ｇ１Ｏと、比較的大きな入力信号ＧＩＯと、等しい一人力信号Ｇ１Ｏとから 、出力語の最下位ビットＣＯが形成される。最下位段ＳＯＬの比較的小さい一人 力信号Ｓ１Ｏと、比較的大きい一人力信号Ｇ１Ｏと、等しい一出力信号ＥＯＯは 必要ない、なぜならもはや下位の段が存在しないからであル、シかしながら信号 ＳＯＯ，Ｇｏｏ、ＥＯＯ１！、最下位段ＳＱＬに対して簡単な段が用いられない 場合には生ゼしのられる。最上位段３３Ｍは前置段を何も有していないので、比 較的小さい一人力信号Ｇ１３と比較的大きい一人力信号Ｇ１３は永続的に論理値 ０が供給され、等しい一人力信号Ｇ１３には論理値ｌが供給される。

図２には図１によるファジィ演算子の実現のためのデジタル論理回路装置の１つ の段の回路図が示されている。各段は通常は排他的論理和回路ＡＶ３と、ビット マルチプレクサＭＵＸ３と、比較的小さい一出力信号ＳＯ１比較的大きい一出力 信号Ｇｏ、等しい一出力信号ＥＯの形成のための回路部分とからなる０回路段全 体はＮＡＮＤ／Ｎ０Ｒ−回路技術で構成されている。

なぜなら回路技術的に簡単に実現可能だからである。

排他的論理和回路ＡＶ３では第１の入力語のビットＡがインバータｌによって反 転される。この場合は反転入力ビットＮＡが形成される。相応の形式で第２の入 力語のビットＢがインバータ２によって反転される。

この場合は反転入力ビットＮＢが形成される。この２つの反転入力ビットＮＡ、 ＮＢからはＮ０Ｒ−ゲート３を用いてＡＮＤ−信号ＡＢが生ぜしめられる。さら に排他的論理和回路（ＥＸ−ＯＲ）ＡＶ３１？ｉ＊ＮＯＲゲート４によって第１ の入力語のビットＡが第２の入力語のビットＢと結合され、ＮＯＲゲート３の出 力信号とＮＯＲゲート４の出力信号とが組み合わされＮ。

Ｒゲート５によってＥＸ−ＯＲ信号ＡＮＥＢが形成される。ビットマルチプレク サＭＵＸ３は３つのＮＡＮＤゲート１６．１７．１８からなる。これらの出力側 は３重−ＮＡＮＤ　１９によって１つのマルチプレクサ出力側にまとめられてい る。この出力側は同時に各段の出力側を示す。ＮＡＮＤゲート１８によってビッ トＡは比較的小さい一人力信号Ｓ１と結合され、ＮＡＮＤゲート１６によってビ ットＢは比較的大きい一人力信号Ｇ１と結合され、ＮＡＮＤゲート１７によって ＥＸ−ＯＲ回路ＡＶ３の中で生ゼしぬられた信号ＡＢは、等しい一人力信号Ｅｌ に結合される。ＥＸ−ＯＲ回路ＡＶ３とビットマルチプレクサＭＵＸ２とがらの みなる１つの段は大抵は簡単な段を示す、この段は最下位段ＳＱＬとして適して いる。なぜならここでは比較的小さい一出力信号Ｓｏと、比較的大きい一人力信 号Ｇ１と、等しい一出力信号ＥＯは必要ないがらである。

しかしながら通常の段では付加的に３つのＮＯＲゲート６，７，１５．３つのイ ンバータ９，１２，１４．４つのＮＡＮＤゲート８，１０，１１．１３が必要で ある。比較的小さい一出力信号Ｓｏはこの場合次のように形成される。すなわち 比較的小さい一人力信号Ｇ１がインバータ９を介してＮＡＮＤゲートｌＯの第１ の入力側に供給されるように形成される。前記ＮＡＮＤゲート１０の第２の入力 側はＮＡＮＤゲート８の出力側と接続されており、前記ＮＡＮＤゲート１０の出 力側からは比較的小さい一出力信号が可用である。ＮＡＮＤゲート８の１つの入 力側には等しい一人力信号Ｅｌが供給される。ＮＡＮＤゲート８の第２の入力側 はＮＯＲゲート７の出力側と接続されている。このＮＯＲゲート７の１つの入力 側からはビットＡが得られる、別の入力側からはインバータ２によって形成され た信号ＮＢが得られる。比較的小さい一出力信号の場合と同じように、比較的大 きい一出力信号Ｇｏの場合もＮＡＮＤゲート１３の第１の入力側にはインバータ １２を介して比較的大きい一人力信号Ｇ１が供給され、ＮＡＮＤゲート１３の第 ２の入力側にはＮＡＮＤゲート１１の出力信号が供給される。この場合ＮＡＮＤ ゲート１３の出力側からは比較的大きい一出力信号が供給される。ＮＡＮＤゲー ト１１の１つの入力側には等しい一人力信号Ｅｌが供給される。ＮＡＮＤゲート ｌｌの別の入力側はＮＯＲゲート６の出力側に接続されテイル、このＮＯＲゲー ト６の１つの入力側にはインバータｌによって形成された信号ＮＡが供給され、 第２の入力側にはビットＢが供給される０等しい一出カ信号ＥＯはＮＯＲゲート １５の出力側から得られる。

このＮＯＲゲート１５の第１の入力側がらはインバータ１４を介して比較的小さ い一人力信号Ｇ１が得られる。またＮＯＲゲート１５の別の入力側を介してＥＸ −ＯＲ回路ＡＶ３（７）ＥＸ−ＯＲ信号ＡＮＥＢが得られる。最上位ビットに対 する段Ｓ３Ｍにおいては、比較的小さい一人力信号と、比較的大きい一人力信号 と、等しい一人力信号に対して論理値を固定的に設定することにより、マルチプ レクサＭＵＸ３のＮＡＮＤゲート１６．１８を略し得る最上位段の簡単化が可能 となる。これにより３重−ＮＡＮＤ　１９が１つのインバータに簡略化される。

またインバータ９，１２．１４を略し得る最上位段の簡単化も可能となる。これ によりＮＡＮＤゲート１０．１３及びＮＯＲゲート１５がインバータに簡略化さ れる。

この段の論理機能作用は以下の通りである。

ＳＯ：＝ＳＩ＋ＥＩ＊ＡＢ Ｇｏ　：　＝Ｇ　Ｉ　＋Ｅ　ｒ　＊Ａ百ＥＯ：　＝Ｅ　Ｉ　＊　（Ａ＝Ｂ） Ｃ：　＝Ａ１１１ＳＩ＋Ｂ＊ＧＩ＋Ａ＊Ｂ＊ＥＩ図２には最小−機能動作に対す る回路装置の実施例が示されている。最大−機能動作は、入力側におけるビット Ａ、Ｂと出力側におけるビットＢ、Ｃとをそれぞれ付加的に反転させることによ って簡単に得られる段から段への伝送は３つの状態（比較的小さい、比較的大き い、等しい）でなされるため、２つのビットないし２つの伝送ラインで既に十分 である。

図３には２つの伝送ラインを備えた４つの段ＳＯＧ。

ＳＩＵ、Ｓ２Ｇ、Ｓ３Ｕを有するファジィ論理演算子の実現のための本発明によ るデジタル論理回路装置が示されている。これらの段はＮＡＮＤ／Ｎ０Ｒ−技術 によって実現されているため、インバータと処理時間を節約するために偶数段Ｓ ＯＧ、３２Ｇが奇数段ＳｌＯ，Ｓ３０とは異なって構成されている。

最上位段Ｓ３Ｕにおいては、第１の入力語の最上位ビットＡ３と、第２の入力語 の最上位ビットＢ３と、第１の比較−人力信号ＥＩ３Ｕと、第２の比較−人力信 号５Ｉ３Ｕとから、第１の比較−出力信号ＮＥＯ３Ｕと、第２の比較−出力信号 Ｎ５Ｏ３Ｕと、出力語の最上位ビットＣ３が生ぜしめられる。最上位段が奇数で ある場合には第１の比較−人力信号ＥＩ３Ｕに対する入力側には永続的に論理値 ｌが供給され、第２の比較−人力信号！Ｍ３Ｕに対する入力側には永続的に論理 値Ｏが供給される。また最上位段が偶数である場合には第１の比較−人力信号Ｅ Ｉ３Ｕに対する入力側には永続的に論理値Ｏが供給され、第２の比較−人力信号 ５Ｉ３Ｕに対する入力側には永続的に論理値１が供給される。第１の比較−出力 信号ＮＥＯ３Ｕは次に下位の偶数段３２Ｇの比較−人力信号ＮＥＩ２Ｇに供給さ れ、第２の比較−出力信号Ｎ５Ｏ３Ｕは次に下位の偶数段Ｓ２Ｇの第２の比較− 人力信号Ｎ５Ｉ２Ｇに供給される０段Ｓ２Ｇにおいては、次に下位の入力語のビ ットＡ２．Ｂ２と第１の比較−人力信号ＮＥＩ２Ｇと第２の比較−人力信号ＮＳ 　Ｉ　２Ｇとから、次に下位の出力語のビットＣ２の他に第１の比較出力信号Ｅ Ｏ２Ｇと第２の比較−出力信号５Ｏ２Ｇが生ぜしめられる。第１の比較−出力信 号ＥＯ２Ｇは、段３２Ｇに関して次に下位の段ＳＩＵの第１の比較−人力信号Ｅ ＩＩＵとして供給され、第２の比較−出力信号５Ｏ２Ｇは、段Ｓ２Ｇに関して次 に下位の段ＳＩＵの第１の比較−人力信号５ＩＩＵとして供給される０段ＳＩＵ においては、ビットＡ２．Ｂ２に関して次に下位の、２つの入力語のビットＡｌ 、　Ｂ１と第１の比較−人力信号ＥＩ　ＩＵと第２の比較−人力信号５ＩＩＵと がら、比較−出力信号ＮＥＯＩ　Ｕと、第２の比較−出力信号Ｎ５ＯＩＵと、ビ ットｃ２に関して次に下位の、出方後のビットＣＩとが生ぜしぬられる。第１の 比較−出力信号ＮＥＯＩ　Ｕは、最下位段ＳＯＧの第１の比較−人力信号ＮＥＩ ＯＧとして供給され、第２の比較−出力信号Ｎ５ＯＩＵは、最下位段ｓｏＧの第 ２の比較−人力信号Ｎ５ＩＯＧとして供給される。最下位段ｓ。

Ｇにおいては、２つの入力語の最下位ビットＡＯ，Ｂ０と、第１の比較−人力信 号ＮＥ　ＩＯＧと、第２の比較−人力信号Ｎ５ＩＯＧとから、通常の場合は出力 語の最下位ビットＣＯの他に第１の比較−出力信号ＥＯＯＧと、第２の比較−出 力信号５ＯＯＧが生ぜしめられる。この場合最下位段ＳＯＧにおける第１の比較 −出力信号ＥＯＯＧと５ＯＯＧは余分であり、当該段は相応に筒略化され得る。

図４には図３による本発明のデジタル論理回路装置の奇数段の回路図が示されて いる。この回路もＮＡＮＤ／Ｎ０Ｒ−技術によって構成されており、等値演算回 路ＥＱとビットマルチプレクサＭＵＸを含んでいる。

このビットマルチプレクサＭＵＸの出力側がらはそのつどのビットＣＵが供給さ れる６等価演算回路ＥＱインバータ２１．２２＋！：ＮＡＮＤゲー１−２０．２ ３．２４からなり、等価信号ＡＥＢを出力する。ビットマルチプレクサＭＵＸは 、１つのインバータ２９とＮＡＮＤゲート３０，３１．３２からなる０等価信号 ＡＥＢは次のことによって形成される。すなわちＮＡＮＤゲート２０によって結 合された２つの入力語の奇数ビットＡＵ、ＢＵと、ＮＡＮＤゲート２３によって 結合され反転された２つの入力語の奇数ビットＡＵ、ＢＵとがＮ　Ａ　Ｎ　Ｄゲ ート２４において結合されることによって形成される。この場合ビットＡＵの反 転は信号ＮＡＵのためのインバータ２１によって行われ、ビットＢＵの反転はイ ンバータ２２を介して行われる。第１の比較−人力信号ＥＩＵと等価信号ＡＥＢ がら、ＮＡＮＤゲート２５を介して第１の比較−出力信号ＮＥＯＵが形成される 。第１の比較−人力信号ＥＩＵは３重−ＮＡＮＤ２６においてビットＢＵ及び、 等値演算回路ＥＱからの信号ＮＡＵと結合され、引き続きインバータ２７によっ て反転され、ＮＯＲゲート２８を用いて第２の比較入力信号ＳＩＵと結合されて 第２の比較−出力信号Ｎ５ＯＵが形成される。この第２の比較−出力信号Ｎ５Ｏ ＵはビットマルチプレクサＭＵＸ用の制御信号として用いられ、直接的にＮＡＮ Ｄゲート３ＮＤゲート３１の入力側に供給される。ＮＡＮＤゲート３０はビット ＢＵの供給される第２の入力側を有しており、ＮＡＮＤゲート３１はビットＡＵ の供給される第２の入力側を有している。ＮＡＮＤゲート３ｏと３１の２つの出 力側はＮＡＮＤゲート３２を介してマルチプレクサ−出力信号を供給する。

この段の論理機能作用は以下の通りである。

ＮＥＯＵ：＝ＥＯＵ　＝　（ＡＵ＝ＢＵ）＊Ｅ■ＵＮｓｏｕ：＝−訂可＝ＡＵ＊ ＢＵ＊Ｅ　Ｉ　Ｕ＋ＣＵ：　＝Ａ＊ＳＯＵ＋Ｂ＊ＳＯＵ 図５に示された、図３によるファジィ演算子の実現のための本発明によるデジタ ル論理回路の回路図は図４に示した奇数段と類似の構造を示している０等価演算 ゲートの代わりにＥＸ−ＯＲゲートＡＶが用いられており、ビットマルチプレク サＭＵＸ’　は構造的に図４のビットマルチプレクサＭＵＸに相応している。Ｅ Ｘ−ＯＲ回路ＡＶの等価−出力信号ＡＮＥＢは、次のことによって生ぜしぬられ る。すなわちＮＡＮＤゲート３７を用いてＮＡＮＤゲート３５の出力信号がＮＡ ＮＤゲート３６の出力信号と結合されることによって生ぜしめられる。ＮＡＮＤ ゲート３５の入力信号は第１の入力語の偶数ビットＡＧと第２の入力語のインバ ータ３３によって反転された偶数ビットＢＧとによって結合されている。ＮＡＮ Ｄゲート３６によっては、第２の入力語の偶数ビットＢＧは、インバータ３４に よって信号ＮＡＧに反転された第１の入力語の偶数ビットと結合されている。第 １の比較−人力信号ＮＥＩＧはＮＯＲゲート３８によって等価−出力信号ＡＮＥ Ｂと結合され第１の比較−出力信号ＥＯＧを形成する。

さらに第１の比較−人力信号ＮＥＩＧはインバータ３９を介して３重−ＮＡＮＤ ４０の入力側に供給され、ＥＸ−ＯＲ回路ＡＶからの信号ＮＡＧ及び偶数ビット ＢＧと結合される。ＮＡＮＤ回路４０の出力信号はＮＡＮＤ回路４１において第 ２の比較−人力信号Ｎ５ＩＧと結合され第２の比較−出力信号ＳＯＧを形成する 。

第２の比較−出力信号ＳＯＧはマルチプレクサＭＵＸ′の制御のために用いられ 、ＮＡＮＤゲート４２の１つの入力側には直接的に供給され、またインバータ４ ３を介してＮＡＮＤゲート４４に供給される。この場合ＮＡＮＤゲート４２と４ ４の出力側はＮＡＮＤゲート４５によってまとめられており、マルチプレクサＭ ＵＸ’　の出力側を形成する。その際ＮＡＮＤゲート４２の第２の入力側にはビ ットＡＧが供給され、ＮＡＮＤゲート４４の第２の入力側にはビットＢＧが供給 される。

この段の論理的作用は以下のとおりである。

ＥＯＧ　：冨（ＡＧ＝ＢＧ）＊ＮＥ　Ｉ　Ｇ。

この場合ＮＥＩＧ：ユ百〒百 ＣＧ：　÷Ａ＊ＳＯＧ＋ｆ３にτ３て 最下位段は次のようにして簡略化される。すなわちＥＸ−ＯＲ回路ＡＶによって インバータ３４のみが信号ＮＡＧの生成のために残され、ＮＯＲゲート３８が省 略されるようにして簡略化される。なぜなら最下位段においては第１の比較−出 力信号ＥＯＧの生成は必要ないからである。最上位段の場合にはこの段は次のこ とによって簡略化され得る。すなわちＮＯＲゲート３８がインバータによって置 き換えられ、ＮＡＮＤゲート４１がインバータによって置き換えられることによ て簡略化され得る。さらに後置接続されたインバータを有するＥＸ−ＯＲ回路の 個所に等価演算回路を用いてもよい。

図４と図５に示された段は、最小−機能動作に関する。この機能動作においては 第１と第２の入力語から２つの入力語の比較的小さい方が出力側に達する。最大 −機能動作の生起に対しては、ビットＡＵとＢＵがマルチプレクサＭＵＸにおい て交換されるが、あるいはビットＡＧとＢＧがマルチプレクサＭＵＸ’　におい て交換されるだけである６図示のデジタル論理回路は４ビツトの語長に対して設 計仕様されている。しがしながら当該回路は任意の語長に対しても適するもので ある。

ＩＧ　１ ＦＩＧ２ ＦＩＧ３ 補正書の翻訳文提出書（特許法第１８４条の８）・平成　６年　３月　４１爆ぺ

Claims (8)

【特許請求の範囲】
1. １．１つの出力語（Ｃ０〜Ｃ３）が、ビットコンパレータとピットマルチプレク サ（ＭＵＸ３）を用いて第１の入力語（Ａ０〜Ａ３）と第２の入力語（Ｂ０〜Ｂ ３）から形成可能なデジタル論理回路装置であって、 当該論理回路の出力側における出力語は、ピットマルチプレクサの出力側から供 給され、前記出力語は２つの入力語の最小の方を示すものである、デジタル論理 回路装置において、 出力語の各ビット毎に１つの段（Ｓ０Ｌ〜Ｓ３Ｍ）が設けられており、 それぞれｉ番目の段（Ｓ２）において、第１の入力語のｉ番目のピット（Ａ２） と、第２の入力語のｉ番目のビット（Ｂ２）と、次に高位のｉ＋１番目の段（Ｓ ３Ｍ）の比較的小さい−入力信号（ＳＩ２）と、前記ｉ＋１番目の段（Ｓ３Ｍ） の比較的大きい−入力信号（ＧＩ２）と、前記ｉ＋１番目の段（Ｓ３Ｍ）の相等 −入力信号（ＥＩ２）とから、次に低位のｉ−１番目の段（Ｓ１）に対する比較 的小さい−出力信号（Ｓ０２）と、前記ｉ−１番目の段（Ｓｌ）に対する比較的 大きい−出力信号（Ｇ０２）と、前記ｉ−１番目の段（Ｓ１）に対する相等−出 力信号（Ｅ０２）と、出力語（Ｃ０〜Ｃ３）のｉ番目のビット（Ｃ２）とが形成 可能であり、 最上位段（Ｓ３Ｍ）においては、比較的小さい−入力信号（ＳＩ３）に対する入 力側と比較的大きい−入力信号（ＧＩ３）に対する入力側に論理値０が供給され 、相等−入力信号（ＥＩ３）に対する入力側には論理値１が供給され、 当該論理回路の出力側においてはピット（Ｃ０〜Ｃ３）が有意性の低減と共に時 間的に順次連続して生成されるように構成されていることを特徴とする、デジタ ル論理回路装置。
2. ２．前記最上位段（Ｓ３Ｍ）及び／又は最下位段（ＳＯＬ）が簡略化構成される 変更がなされ、当該の簡略化構成の下では、前記量上位段（Ｓ３Ｍ）が簡略化構 成されている場合には、当該最上位段（Ｓ３Ｍ）における第１の入力語の最上位 ピット（Ａ３）と、第２の入力語の量上位ピット（Ｂ３）のみから、次に低位の 段（Ｓ２）に対する比較的小さい−出力信号（Ｓ０３）と比較的大きい−出力信 号（Ｇ０３）と相等−出力信号（Ｅ０３）と、出力語の最上位ビット（Ｃ３）が 形成可能であり、前記取下位段（Ｓ０Ｌ）が簡略化構成されている場合には、当 該最下位段（Ｓ０Ｌ）における第１の入力語の最下位ビット（Ａ０）と、第２の 入力語の最下位ビット（Ｂ０）と、当該最下位段（Ｓ０Ｌ）の比較的小さい入力 信号（ＳＩ０）と、比較的大きい−入力信号（ＧＩ０）と、相等−入力信号（Ｅ Ｉ０）とから、最下位出力ビット（Ｃ０）のみが形成可能である、請求の範囲第 １項記載のデジタル論理回路装置。
3. ３．前記ｉ番目の段の比較的小さい−出力信号（Ｓ０）は、ｉ番目の段の相等− 入力信号（ＥＩ）と第１の入力語のｉ番目の否定ピットと第２の入力語のｉ番目 のピットのＡＮＤ演算の結果と、ｉ番目の段の比較的小さい−入力信号（ＳＩ） とのＯＲ演算によって形成可能であり、 前記ｉ番目の段の比較的大きい−出力信号（Ｇ０）は、ｉ番目の段の相等−入力 信号（ＥＩ）と第１の入力語のｉ番目のピット（Ａ）と第２の入力語のｉ番目の 否定ビットのＡＮＤ演算の結果と、ｉ番目の段の比較的大きい−入力信号（ＧＩ ）とのＯＲ演算によって形成可能であり、 前記ｉ番目の段の相等−出力信号（Ｅ０）は、第１及び第２の入力語のｉ番目の ２つのピット（Ａ，Ｂ）の等価演算（ＡＶ３）の結果と、相等−入力信号（ＥＩ ）とのＡＮＤ演算によって形成可能であり、ｉ番目のビットマルチプレクサ（Ｍ ＵＸ３）においては出力信号（Ｃ）が生成可能であり、該出力信号（Ｃ）は、第 １及び第２及び第３ＡＮＤ演算の結果のＯＲ演算から生ぜしめられており、この 場合第１のＡＮＤ演算によっては第１の入力語のｉ番目のビット（Ａ）がｉ番目 の段の比較的小さい−入力信号（ＳＩ）と結合可能であり、第２のＡＮＤ演算に よっては第２の入力語のｉ番目のピット（Ｂ）が比較的大きい−入力信号（ＧＩ ）と結合可能であり、 さらに第３のＡＮＤ演算によっては第１及び第２の入力語のｉ番目のピット（Ａ ，Ｂ）が相等−入力信号（ＥＩ）に結合可能である、請求の範囲第１項記載のデ ジタル論理回路装置。
4. ４．前記出力語が２つの入力語の最小の方を示す代わりに最大の方を示す変更が なされ、この場合第１及び第２の入力語のｉ番目のピット（Ａ，Ｂ）の代わりに 、第１及び第２の入力語のｉ番目の否定ピットが生ぜしめられ、出力語（Ｃ）の ｉ番目のピットの代わりに出力語のｉ番目の否定ピットが生成可能である、請求 の範囲第３項記載のデジタル論理回路装置。
5. ５．出力語（Ｃ０〜Ｃ３）が、ピットコンパレータとビットマルチプレクサ（Ｍ ＵＸ，ＭＵＸ′）を用いて第１の入力語（Ａ０〜Ａ３）と第２の入力語（Ｂ０〜 Ｂ３）から形成可能なデジタル論理回路装置であって、 当該論理回路の出力側における出力語は、ビットマルチプレクサの出力側から供 給され、前記出力語は２つの入力語の最小の方を示すものである、デジタル論理 回路装置において、 出力語の各偶数ピット（Ｃ０，Ｃ２）毎に１つの偶数段（Ｓ０Ｇ〜Ｓ２ＧＭ）が 設けられ、出力語の各奇数ピット（Ｃ１，Ｃ３）毎に１つの奇数段（Ｓ１Ｕ〜Ｓ ３Ｕ）が設けられており、前記奇数の段は構造的に前記偶数の段とは異なって構 成されており、それぞれｉ番目の段（Ｓ２）において、第１の入力語のｉ番目の ピット（Ａ２）と、第２の入力語のｉ番目のピット（Ｂ２）と、次に高位のｉ＋ １番目の段（Ｓ３Ｕ）の比較−入力信号（ＮＥ１２Ｇ）と、前記ｉ＋１番目の段 （Ｓ３Ｕ）の第２の比較−入力信号（ＮＳＩ２Ｇ）とから、次に低位のｉ−１番 目の段（Ｓ１Ｕ）に対する比較−出力信号（Ｅ０２Ｇ）と、前記ｉ−１番目の段 （Ｓ１Ｕ）に対する第２の比較−出力信号（Ｓ０２Ｇ）と、出力語のｉ番目のビ ット（Ｃ２Ｕ）とが形成可能であり、この場合奇数段（Ｓ１Ｕ，Ｓ３Ｕ）におい ては、量上位段（Ｓ３Ｕ）において第１の比較−入力信号（ＥＩ３Ｕ）に対する 入力側には論理値１が供給され、第２の比較−入力信号（ＳＩ３Ｕ）に対する入 力側には論理値０が供給され、 また偶数段（Ｓ０Ｇ，Ｓ２Ｇ）においては、第１の比較−入力信号に対する入力 側には論理値０が供給され、第２の比較−入力信号に対する入力側には論理値１ が供給され、当該論理回路の出力側にはビット（Ｃ０〜Ｃ３）が有意性の低減と 共に時間的に順次連続して生成されるように構成されていることを特徴とする、 デジタル論理回路装置。
6. ６．前記最上位段（Ｓ３Ｕ）及び／又は最下位段（Ｓ０Ｇ）が簡略化構成される 変更がなされ、当該簡略化構成の下では、最上位段（Ｓ３Ｕ）が簡略化構成され ている場合には、当該最上位段（Ｓ３Ｕ）は第１の入力語の最上位ピット（Ａ３ ）と、第２の入力語の最上位ピット（Ｂ３）からのみ形成可能であり、 量下位段（Ｓ０Ｇ）が簡略化構成されている場合には、当該最下位段（Ｓ０Ｇ） における第１の入力語の最下位ビット（Ａ０）と、第２の入力語の最下位ピット （Ｂ０）と、当該最下位（Ｓ０Ｇ）の第１の比較的−入力信号（ＮＥ１０Ｇ）と 、第２の比較−入力信号（ＮＥ２０Ｇ）とから、出力語の最下位ピット（Ｃ０） のみが形成可能である、請求の範囲第５項記載のデジタル論理回路装置。
7. ７．ｉ番目の奇数段（Ｓ１Ｕ）において、当該ｉ番目の奇数段の比較−出力信号 （ＮＥＯＵ）は、２つの入力語のｉ番目のビット（ＡＵ，ＢＵ）の等価（対等、 同値）演算（ＥＱ）の結果とｉ番目の段の第１の比較−入力信号（ＥＩＵ）との ＮＡＮＤ演算によって形成可能であり、 前記ｉ番目の奇数段（Ｓ１Ｕ）において、当該ｉ番目の段の第２の比較−出力信 号（ＮＳＯＵ）は、第２の入力語のｉ番目のピットと第１の入力語のｉ番目のビ ット（ＮＡＵ）と第１の比較−出力信号（ＥＩＵ）のＡＮＤ演算の結果と、第２ の比較−入力信号（ＳＩＵ）とのＮＯＲ演算から形成可能であり、 前記ｉ番目の奇数段（Ｓ１Ｕ）において、ｉ番目の段の第２の比較−出力信号（ ＮＳＯＵ）が論理値０の値をとる場合には、第１の入力語のｉ番目のピット（Ａ Ｕ）がｉ番目の段のピットマルチプレクサ（ＭＵＸ）の出力側と接続可能となり 、出力語のｉ番目のピット（ＣＵ）が形成され、 またｉ番目の段の第２の比較−出力信号（ＮＳＯＵ）が論理値１の値をとる場合 には、第２の入力語のｉ番目のビット（ＢＵ）がビットマルチプレクサの出力側 と接続可能となり、出力語のｉ番目のビット（ＣＵ）が形成され、 ｉ番目の偶数段（Ｓ２Ｇ）において、 当該ｉ番目の偶数段の第１の比較−出力信号（ＥＯＧ）は、２つの入力語のｉ番 目のピット（ＡＧ，ＢＧ）のＥＸ−ＯＲ演算（ＡＶ）の結果と、第１の比較−入 力信号（ＮＥ工Ｇ）とのＡＮＤ演算によって形成可能であり、 前記ｉ番目の偶数段（Ｓ２Ｇ）において、第２の比較−出力信号（ＳＯＧ）は、 第１の入力語のｉ番目の否定ピット（ＮＡＧ）と第２の入力語（ＢＧ）のｉ番目 のピットと第１の比較−入力信号（ＮＥＩＧ）のＡＮＤ演算の結果と第２の比較 −入力信号（ＮＳＩＧ）とのＯＲ演算から形成可能であり、 前記ｉ番目の偶数段（Ｓ２Ｇ）において、当該ｉ番目の偶数段の第２の比較−出 力信号（ＳＯＧ）が論理値１をとる場合には、当該ｉ番目の偶数段のピットマル チプレクサ（ＭＵＸ′）により第１の入力語のｉ番目のビットは、当該ｉ番目の 段のマルチプレクサの出力側と接続可能となり、 当該ｉ番目の段の第２の比較−出力信号（ＳＯＧ）が論理値０をとる場合には、 第２の入力語のｉ番目のピット（ＢＧ）がピットマルチプレクサの出力側と接続 可能となる、請求項６記載のデジタル論理回路装置。
8. ８．前記出力語が２つの入力語の最小の方を示す代わりに最大の方を示す変更が なされ、ｉ番目のピットマルチプレクサにおいて第１の入力語のｉ番目のピット （ＡＵ，ＡＧ）が第２の入力語のｉ番目のピット（ＢＵ，ＢＧ）と交換されてい る、請求項７記載のデジタル論理回路装置。