JPS6231376B2 - - Google Patents
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- JPS6231376B2 JPS6231376B2 JP54116473A JP11647379A JPS6231376B2 JP S6231376 B2 JPS6231376 B2 JP S6231376B2 JP 54116473 A JP54116473 A JP 54116473A JP 11647379 A JP11647379 A JP 11647379A JP S6231376 B2 JPS6231376 B2 JP S6231376B2
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- JP
- Japan
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- data
- signal
- arithmetic
- register
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- 238000001514 detection method Methods 0.000 description 14
- 230000006870 function Effects 0.000 description 9
- 238000010586 diagram Methods 0.000 description 5
- 230000002457 bidirectional effect Effects 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
- 230000005764 inhibitory process Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000001902 propagating effect Effects 0.000 description 1
Landscapes
- Advance Control (AREA)
- Multi Processors (AREA)
Description
【発明の詳細な説明】
この発明は、情報処理装置における、演算部を
複数個並べ、複数のデータに対し同一の演算処理
列を異なる演算部で行ない処理の高速化を図る、
並列演算処理の回路に関する。
複数個並べ、複数のデータに対し同一の演算処理
列を異なる演算部で行ない処理の高速化を図る、
並列演算処理の回路に関する。
従来同一の演算処理命令例で複数のデータを処
理するため演算部を複数台並べる試みがなされて
いるが、各演算部に演算処理のための命令系列を
格納するメモリを置かなければならず高価であつ
た。又、複数のデータを同時に複数台の演算部に
供給する必要があり、データの供給が難しくなる
という問題があつた。
理するため演算部を複数台並べる試みがなされて
いるが、各演算部に演算処理のための命令系列を
格納するメモリを置かなければならず高価であつ
た。又、複数のデータを同時に複数台の演算部に
供給する必要があり、データの供給が難しくなる
という問題があつた。
本発明の目的は、複数台の演算部を同時に動作
させることにより高速化を図る時に各演算部に命
令データを保持するレジスタを持ちこのレジスタ
により演算回路の処理機能を指示し、更に演算回
路を動作させるか否かを決定する論理回路を備え
各演算部を共通の入力バスと共通の出力バスとで
接続する簡単な構成により経済的な並列演算処理
装置を提供することにある。
させることにより高速化を図る時に各演算部に命
令データを保持するレジスタを持ちこのレジスタ
により演算回路の処理機能を指示し、更に演算回
路を動作させるか否かを決定する論理回路を備え
各演算部を共通の入力バスと共通の出力バスとで
接続する簡単な構成により経済的な並列演算処理
装置を提供することにある。
次にこの発明について図面を参照して説明す
る。第１図は本発明の１つの実施例を示すための
ブロツク図である。
る。第１図は本発明の１つの実施例を示すための
ブロツク図である。
本実施例では４つの演算部１１〜１４により構
成される並列演算処理装置について説明する。命
令データがデータ線６１を通して、レジスタ４１
に入力され、単位時間後前記命令データがレジス
タ４２へ移送され、同時に続く命令データがレジ
スタ４１に入力される。レジスタ４１〜４４は、
シフトレジスタとして動作し、単位時間毎に命令
データが次段のレジスタへ移送される。演算部１
１〜１４は、レジスタ４１〜４４の内容に従いそ
れぞれ動作する。レジスタ４１は例えば24ビツト
で構成される。このうち16ビツトは演算回路２１
の処理機能を決定するフアンクシヨンデータで４
ビツトは動作制御回路の状態を変化させる状態制
御データ、残る４ビツトは演算回路の動作禁止を
指示するモジユール禁止データである。４ビツト
からなる状態制御データはステータスリセツト信
号、零検出信号、負検出信号、正検出信号であ
る。モジユール禁止データ４ビツトの各ビツトは
演算部１１〜１４に対応しており、最初のビツト
は、演算部１１のモジユール禁止信号、第２〜第
４ビツトはそれぞれ演算部１２〜１４のモジユー
ル禁止信号である。各モジユール禁止信号が
“０”の時対応する演算部の演算回路は動作しな
い。レジスタ４１からデータ線７１に出力される
データのうちフアンクシヨンデータはデータ線７
６を通して演算回路２１へ入力される。又状態制
御データとモジユール禁止信号がデータ線８１を
通して動作制御回路３１へ入力される。
成される並列演算処理装置について説明する。命
令データがデータ線６１を通して、レジスタ４１
に入力され、単位時間後前記命令データがレジス
タ４２へ移送され、同時に続く命令データがレジ
スタ４１に入力される。レジスタ４１〜４４は、
シフトレジスタとして動作し、単位時間毎に命令
データが次段のレジスタへ移送される。演算部１
１〜１４は、レジスタ４１〜４４の内容に従いそ
れぞれ動作する。レジスタ４１は例えば24ビツト
で構成される。このうち16ビツトは演算回路２１
の処理機能を決定するフアンクシヨンデータで４
ビツトは動作制御回路の状態を変化させる状態制
御データ、残る４ビツトは演算回路の動作禁止を
指示するモジユール禁止データである。４ビツト
からなる状態制御データはステータスリセツト信
号、零検出信号、負検出信号、正検出信号であ
る。モジユール禁止データ４ビツトの各ビツトは
演算部１１〜１４に対応しており、最初のビツト
は、演算部１１のモジユール禁止信号、第２〜第
４ビツトはそれぞれ演算部１２〜１４のモジユー
ル禁止信号である。各モジユール禁止信号が
“０”の時対応する演算部の演算回路は動作しな
い。レジスタ４１からデータ線７１に出力される
データのうちフアンクシヨンデータはデータ線７
６を通して演算回路２１へ入力される。又状態制
御データとモジユール禁止信号がデータ線８１を
通して動作制御回路３１へ入力される。
演算データ線５１は演算部への共通入力バス、
演算データ線５２は演算部からの共通出力バスで
ある。演算回路２１から演算結果の値が負の時
“１”の負信号と零の時“０”の零信号とが２本
の信号線としてデータ線９１へ出力される。デー
タ線８１から入力されるモジユール禁止信号が
“１”でデータ線９１から入力される負信号零信
号がデータ線８１から入力される状態制御データ
の条件に合致していればクロツク線５３のクロツ
クが信号線９６に出力され、演算回路２１を動作
させる。演算回路２１は信号線９６から動作信号
が入力されるとデータ線７６から入力されるフア
ンクシヨンデータに従う動作を行なう。演算部１
２〜１４も同様な動作を行なう。
演算データ線５２は演算部からの共通出力バスで
ある。演算回路２１から演算結果の値が負の時
“１”の負信号と零の時“０”の零信号とが２本
の信号線としてデータ線９１へ出力される。デー
タ線８１から入力されるモジユール禁止信号が
“１”でデータ線９１から入力される負信号零信
号がデータ線８１から入力される状態制御データ
の条件に合致していればクロツク線５３のクロツ
クが信号線９６に出力され、演算回路２１を動作
させる。演算回路２１は信号線９６から動作信号
が入力されるとデータ線７６から入力されるフア
ンクシヨンデータに従う動作を行なう。演算部１
２〜１４も同様な動作を行なう。
第２図は演算回路２１の一例を示すブロツク図
である。16ビツトのデータに対する演算処理を行
なう場合を例にとつて演算回路２１を説明する。
ブロツク２０１〜２０４は各々４ビツトのCPU
であり、例えば「NEC社製μPB2901」を用いる
ことが出来る。双方向データ線２５１〜２５４は
ビツトシフトを行なう時用いられるデータ線であ
る。又データ線２６１〜２６３は加減算実行時に
生じるキヤリ伝播のためのデータ線である。デー
タ線７６を通してCPU２０１〜２０４へフアン
クシヨンデータが与えられる。信号線９６から動
作信号が入力されるとCPU２０１〜２０４はこ
のフアンクシヨンデータに従つた動作を行なう。
である。16ビツトのデータに対する演算処理を行
なう場合を例にとつて演算回路２１を説明する。
ブロツク２０１〜２０４は各々４ビツトのCPU
であり、例えば「NEC社製μPB2901」を用いる
ことが出来る。双方向データ線２５１〜２５４は
ビツトシフトを行なう時用いられるデータ線であ
る。又データ線２６１〜２６３は加減算実行時に
生じるキヤリ伝播のためのデータ線である。デー
タ線７６を通してCPU２０１〜２０４へフアン
クシヨンデータが与えられる。信号線９６から動
作信号が入力されるとCPU２０１〜２０４はこ
のフアンクシヨンデータに従つた動作を行なう。
CPU２０１〜２０４の演算結果データが０の
とき“０”の信号がデータ線２７１〜２７４を通
じて出力され論理否定回路２０５〜２０８で論理
否定がとられそれぞれ信号線２８１〜２８４へ出
力され、否定論理積回路２０９で否定論理積がと
られ信号線２８５に零信号が出力される。又
CPU２０４の演算結果の最上位ビツトが負信号
としてデータ線２７５に出力され零信号と負信号
とがデータ線９１を通して出力される。
とき“０”の信号がデータ線２７１〜２７４を通
じて出力され論理否定回路２０５〜２０８で論理
否定がとられそれぞれ信号線２８１〜２８４へ出
力され、否定論理積回路２０９で否定論理積がと
られ信号線２８５に零信号が出力される。又
CPU２０４の演算結果の最上位ビツトが負信号
としてデータ線２７５に出力され零信号と負信号
とがデータ線９１を通して出力される。
信号線７６を経て入力されるフアンクシヨンデ
ータが入力動作を示すとき16ビツトの共通入力バ
ス５１の下位から４ビツトづつに分けられたデー
タがデータ線２１１〜２１４に与えられ４ビツト
づつのデータがCPU２０１〜２０４へ入力され
る。フアンクシヨンデータが出力動作を示すとき
４ビツトづつのデータがCPU２０１〜２０４か
らデータ線２３１〜２３４へ出力され16ビツトの
データとして共通出力バス５２へ出力される。
ータが入力動作を示すとき16ビツトの共通入力バ
ス５１の下位から４ビツトづつに分けられたデー
タがデータ線２１１〜２１４に与えられ４ビツト
づつのデータがCPU２０１〜２０４へ入力され
る。フアンクシヨンデータが出力動作を示すとき
４ビツトづつのデータがCPU２０１〜２０４か
らデータ線２３１〜２３４へ出力され16ビツトの
データとして共通出力バス５２へ出力される。
第３図は動作制御回路３１の一例を示すブロツ
ク図である。データ線８１から入力される状態制
御データを構成する５つの信号、すなわちモジユ
ール禁止信号、ステータスリセツト信号、零検出
信号、負検出信号、正検出信号がそれぞれ信号線
３３０，３３５〜３３８に伝えられる。データ線
９１から入力されるデータを構成する２つの信
号、零信号、負信号がそれぞれ信号線３２０，３
２１に伝えられる。
ク図である。データ線８１から入力される状態制
御データを構成する５つの信号、すなわちモジユ
ール禁止信号、ステータスリセツト信号、零検出
信号、負検出信号、正検出信号がそれぞれ信号線
３３０，３３５〜３３８に伝えられる。データ線
９１から入力されるデータを構成する２つの信
号、零信号、負信号がそれぞれ信号線３２０，３
２１に伝えられる。
信号線３２０，３２１の信号はそれぞれ論理否
定回路３０６，３０７で論理否定され否定率信
号、否定負信号として信号線３２２，３３３に出
力される。信号線３３６の零検出信号が“１”で
信号線３２２の否定零信号が“１”の時否定論理
積回路３０８により“０”の信号が信号線３４１
に出力される。また、信号線３３７の負検出信号
が“１”で信号線３２１の負信号が“１”の時否
定論理積回路３０９により“０”の信号が信号線
３４２に出力される。否定論理積回路３１０では
信号線３３８の正検出信号が“１”で信号線３３
３，３２０の否定負信号、零信号が共に“１”の
時信号線３４３に“０”を出力する。論理積回路
３１１で信号線３４１〜３４３の論理積がとられ
いづれかに“０”が出力されている時信号線３４
４に“０”を出力しフリツプフロツプ３１２の動
作ステータスを“１”の状態にする。信号線３３
５に伝えられるステータスリセツト信号が“１”
の時フリツプフロツプ３１２の動作ステータスが
“０”の状態にされる。フリツプフロツプ３１２
の動作ステータスが信号線３４５を通して論理否
定回路３１３に入力され論理否定された信号が信
号線３４６へ出力される。
定回路３０６，３０７で論理否定され否定率信
号、否定負信号として信号線３２２，３３３に出
力される。信号線３３６の零検出信号が“１”で
信号線３２２の否定零信号が“１”の時否定論理
積回路３０８により“０”の信号が信号線３４１
に出力される。また、信号線３３７の負検出信号
が“１”で信号線３２１の負信号が“１”の時否
定論理積回路３０９により“０”の信号が信号線
３４２に出力される。否定論理積回路３１０では
信号線３３８の正検出信号が“１”で信号線３３
３，３２０の否定負信号、零信号が共に“１”の
時信号線３４３に“０”を出力する。論理積回路
３１１で信号線３４１〜３４３の論理積がとられ
いづれかに“０”が出力されている時信号線３４
４に“０”を出力しフリツプフロツプ３１２の動
作ステータスを“１”の状態にする。信号線３３
５に伝えられるステータスリセツト信号が“１”
の時フリツプフロツプ３１２の動作ステータスが
“０”の状態にされる。フリツプフロツプ３１２
の動作ステータスが信号線３４５を通して論理否
定回路３１３に入力され論理否定された信号が信
号線３４６へ出力される。
信号線３３０のモジユール禁止信号が“１”で
フリツプフロツプ３１２の出力が“０”の時信号
線５３を通して入力されるクロツクが論理積回路
３１４を通り信号線９６に出力される。
フリツプフロツプ３１２の出力が“０”の時信号
線５３を通して入力されるクロツクが論理積回路
３１４を通り信号線９６に出力される。
第４図は本発明の並列演算処理装置の演算部１
１〜１４の動作の一例を示すタイムチヤートであ
る。
１〜１４の動作の一例を示すタイムチヤートであ
る。
上位８ビツトが“０”の16ビツトデータA1，
…，A4とB1，…，B4に対しA1×B1，…，A4×B4
を計算する処理の流れを例にとつて説明する。
…，A4とB1，…，B4に対しA1×B1，…，A4×B4
を計算する処理の流れを例にとつて説明する。
横軸を単位時間毎に番号づけ縦軸に演算部のレ
ジスタにその時刻にセツトされている命令データ
を示した。第２図を参照するとCPU２０１〜２
０４はそれぞれ４ビツト16語のメモリをもつてお
りしたがつて、CPU２０１〜２０４で16ビツ
ト／語16語のメモリを構成している。第４図を参
照するとＩ１〜Ｉ２７は命令データを示し、断わ
らない限り４ビツトのモジユール禁止信号、ステ
ータスリセツト信号、零検出信号、負検出信号、
正検出信号として“０”が用いられる。Ｉ１の命
令データでメモリの第０番地がクリアされる。Ｉ
２，Ｉ３の命令データで共通入力バスに与えられ
る演算データがそれぞれメモリの第１番地及び第
２番地に格納される。Ｉ４，Ｉ７，Ｉ１０，Ｉ１
３，Ｉ１６，Ｉ１９，Ｉ２２，Ｉ２５の命令デー
タではステータス・リセツト信号、零検出信号、
正検出信号が“１”にされておりこれらの命令デ
ータでメモリの第２番地のデータが右へ１ビツト
回転シフトされる。シフトされたデータの最上位
ビツトが０のとき動作ステータスが“１”にな
る。Ｉ５，Ｉ８，Ｉ１１，Ｉ１４，Ｉ１７，Ｉ２
０，Ｉ２３，Ｉ２６の命令データでは、ステータ
スリセツト信号が“１”にされており、動作ステ
ータスが“０”の時メモリの第０番地の内容と第
１番地の内容が加算され第０番地に格納される。
動作ステータスが“１”の時は演算回路で処理が
行なわれない。Ｉ６，Ｉ９，Ｉ１２，Ｉ１５，Ｉ
１８，Ｉ２１，Ｉ２４の命令データでメモリの第
１番地のデータが左へ１ビツトシフトされ第１番
地へ格納される。Ｉ４〜Ｉ２６の命令データで乗
算演算が終了する。Ｉ２７の命令データでメモリ
の第０番地の内容が共通出力バスに出力される。
ジスタにその時刻にセツトされている命令データ
を示した。第２図を参照するとCPU２０１〜２
０４はそれぞれ４ビツト16語のメモリをもつてお
りしたがつて、CPU２０１〜２０４で16ビツ
ト／語16語のメモリを構成している。第４図を参
照するとＩ１〜Ｉ２７は命令データを示し、断わ
らない限り４ビツトのモジユール禁止信号、ステ
ータスリセツト信号、零検出信号、負検出信号、
正検出信号として“０”が用いられる。Ｉ１の命
令データでメモリの第０番地がクリアされる。Ｉ
２，Ｉ３の命令データで共通入力バスに与えられ
る演算データがそれぞれメモリの第１番地及び第
２番地に格納される。Ｉ４，Ｉ７，Ｉ１０，Ｉ１
３，Ｉ１６，Ｉ１９，Ｉ２２，Ｉ２５の命令デー
タではステータス・リセツト信号、零検出信号、
正検出信号が“１”にされておりこれらの命令デ
ータでメモリの第２番地のデータが右へ１ビツト
回転シフトされる。シフトされたデータの最上位
ビツトが０のとき動作ステータスが“１”にな
る。Ｉ５，Ｉ８，Ｉ１１，Ｉ１４，Ｉ１７，Ｉ２
０，Ｉ２３，Ｉ２６の命令データでは、ステータ
スリセツト信号が“１”にされており、動作ステ
ータスが“０”の時メモリの第０番地の内容と第
１番地の内容が加算され第０番地に格納される。
動作ステータスが“１”の時は演算回路で処理が
行なわれない。Ｉ６，Ｉ９，Ｉ１２，Ｉ１５，Ｉ
１８，Ｉ２１，Ｉ２４の命令データでメモリの第
１番地のデータが左へ１ビツトシフトされ第１番
地へ格納される。Ｉ４〜Ｉ２６の命令データで乗
算演算が終了する。Ｉ２７の命令データでメモリ
の第０番地の内容が共通出力バスに出力される。
時刻２〜９でそれぞれA1〜A4，B1〜B4のデー
タが共通入力バスに外部から供給され、時刻３０
〜３３で出力されるデータA1×B1，A2×B2，
…，A4×B4が共通出力バスから外部へ出力され
る。
タが共通入力バスに外部から供給され、時刻３０
〜３３で出力されるデータA1×B1，A2×B2，
…，A4×B4が共通出力バスから外部へ出力され
る。
本発明の並列演算処理装置を用いれば演算部
を、直列に接続することで接続個数倍に近い演算
処理装置を安価で簡単に実現することが出来る。
を、直列に接続することで接続個数倍に近い演算
処理装置を安価で簡単に実現することが出来る。
第１図は本発明の並列演算処理装置の実施例を
示すブロツク図、第２図は、第１図の演算器２１
〜２４の詳細ブロツク図、第３図は、第１図の動
作制御器３１〜３４の詳細ブロツク図、第４図は
本発明並列演算処理器の動作例を説明するための
タイムチヤートである。 図において、２１〜２４は演算器、３１〜３４
は動作制御器、４１〜４４はレジスタ、２０１〜
２０４はCPU、２０５〜２０８は論理否定回
路、２０９は論理積回路、３０６〜３０７は論理
否定回路、３０８〜３１０は否定論理積回路、３
１１は論理積回路、３１２はフリツプフロツプ、
３１３は論理否定回路、３１４は論理積回路であ
る。
示すブロツク図、第２図は、第１図の演算器２１
〜２４の詳細ブロツク図、第３図は、第１図の動
作制御器３１〜３４の詳細ブロツク図、第４図は
本発明並列演算処理器の動作例を説明するための
タイムチヤートである。 図において、２１〜２４は演算器、３１〜３４
は動作制御器、４１〜４４はレジスタ、２０１〜
２０４はCPU、２０５〜２０８は論理否定回
路、２０９は論理積回路、３０６〜３０７は論理
否定回路、３０８〜３１０は否定論理積回路、３
１１は論理積回路、３１２はフリツプフロツプ、
３１３は論理否定回路、３１４は論理積回路であ
る。
Claims (1)
- １ 複数のレジスタを直列に接続し、入力された
命令データを単位時間毎に次々に次段のレジスタ
へ前記命令データが移送されるようにしたシフト
レジスタと、前記シフトレジスタの各レジスタに
対応して設けられレジスタの出力命令データを入
力とする演算回路と、前記演算回路の各々に対し
て設けられ前記演算回路から出力される状態デー
タと前記レジスタの出力命令データとで前記演算
回路を動作させるか否かの信号を出力する動作制
御回路とを備え、全ての前記演算回路の演算デー
タの入出力線を対応する共通の入力バス及び共通
の出力バスで接続したことを特徴とする並列演算
処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11647379A JPS5640949A (en) | 1979-09-11 | 1979-09-11 | Parallel arithmetic processor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11647379A JPS5640949A (en) | 1979-09-11 | 1979-09-11 | Parallel arithmetic processor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5640949A JPS5640949A (en) | 1981-04-17 |
| JPS6231376B2 true JPS6231376B2 (ja) | 1987-07-08 |
Family
ID=14687965
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11647379A Granted JPS5640949A (en) | 1979-09-11 | 1979-09-11 | Parallel arithmetic processor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5640949A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61113375A (ja) * | 1984-11-07 | 1986-05-31 | Nec Corp | 実時間動画プロセッサ |
| JPH0614349B2 (ja) * | 1984-07-20 | 1994-02-23 | 日本電気株式会社 | 実時間動画プロセッサ |
| JPS6380371A (ja) * | 1986-09-24 | 1988-04-11 | Daikin Ind Ltd | 座標変換装置 |
| JPH0727513B2 (ja) * | 1988-06-08 | 1995-03-29 | 富士通株式会社 | ディジタル信号処理回路 |
-
1979
- 1979-09-11 JP JP11647379A patent/JPS5640949A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5640949A (en) | 1981-04-17 |
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