JPH0651727A - 表示制御方法及び表示制御装置 - Google Patents

表示制御方法及び表示制御装置

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JPH0651727A
JPH0651727A JP4260098A JP26009892A JPH0651727A JP H0651727 A JPH0651727 A JP H0651727A JP 4260098 A JP4260098 A JP 4260098A JP 26009892 A JP26009892 A JP 26009892A JP H0651727 A JPH0651727 A JP H0651727A
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JP
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display
dac
signal
clock
output
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JP4260098A
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Keijiro Hijikata
慶二郎 土方
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Toshiba Corp
Original Assignee
Toshiba Corp
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Publication date
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Abstract

(57)【要約】 【目的】本発明は、表示ドライブ対象が上記ＤＡＣを必
要としない表示装置であるとき、ＤＡＣのパワーダウン
信号を出力し、ＤＡＣ動作用クロックを所定個数出力し
た後に、同クロックの供給を停止することを特徴とす
る。 【構成】各表示装置の表示／非表示を示す情報を表示コ
ントローラの内部クリア解除タイミングに同期化させる
フリップフロップ２７，２８，２９の信号をもとにＲＡ
ＭＤＡＣのパワーダウンの種類を選択するための信号を
生成するエンコーダ３０と、ＤＡＣを必要としない表示
装置に対応するフリップフロップ２９の保持信号と表示
コントローラの起動を示す信号とクロックとをもとにＤ
ＡＣの動作用クロックを出力制御し、エンコーダ３０よ
りＤＡＣのパワーダウン信号が出力されたとき同信号の
出力後、表示コントローラの起動に伴うタイミングでＤ
ＡＣの動作クロックを停止するゲート回路３４とを有し
てなることを特徴とする。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、文字、図形等を表示す
る表示装置を備えたパーソナルコンピュータ等の小型電
子機器に適用される表示制御方法及び表示制御装置に係
るもので、具体的には、パレット用のＲＡＭとＤＡＣ
（ディジタルーアナログコンバータ）でなるＲＡＭＤＡ
Ｃを備えた表示制御装置とその表示制御方法に関する。
【０００２】
【従来の技術】ラップトップタイプ、ノートブックタイ
プ等のポータブルコンピュータに於いては、一般に、装
置本体に、液晶ディスプレイ（モノクロＬＣＤ／カラー
ＬＣＤ）、プラズマディスプレイ（ＰＤＰ）等のフラッ
トパネルディスプレイが実装され、外部接続端子を介し
てカラーモニタ（カラーＣＲＴ）等の外部表示装置が任
意に接続可能な構成としている。
【０００３】この種、表示装置に適用される表示制御装
置として、表示データ及びＤＡＣ動作用クロックを含む
表示制御信号を出力する表示コントローラと、同コント
ローラより受けた表示データを色又は階調変換するパレ
ットを構成するＲＡＭ、及び同ＲＡＭを経た表示データ
を上記表示コントローラより受けたＤＡＣ動作用クロッ
クに従いパラレルーシリアル変換してラスタ走査に従う
表示信号を生成するＤＡＣでなるＲＡＭＤＡＣとを備え
て、ＣＲＴディスプレイ、及びカラー液晶、モノクロ液
晶等によるフラットパネルディスプレイ等を対象に、そ
の１種のディスプレイを表示ドライブ制御する表示制御
装置が存在する。図７は従来のこの種表示制御装置に於
ける、表示コントローラとＲＡＭＤＡＣのインターフェ
イス構成を示している。
【０００４】図７に於いて、１は表示コントローラ、２
はＲＡＭＤＡＣである。ＲＡＭＤＡＣ２は、表示コント
ローラ１との間で表示データ（VCO7−00）を含む各種信
号を受送するインターフェイス（Ｉ／Ｆ）３と、同イン
ターフェイス３を介して表示コントローラ１から受けた
ディジタルＲＧＢの表示データを色変換するＤＡＣ専用
カラー変換テーブルを構成するＲＡＭ４と、同ＲＡＭ４
を経たディジタルＲＧＢの表示データをアナログＲＧＢ
の表示信号に変換するＤＡＣ（ディジタルーアナログコ
ンバータ）５とにより構成される。
【０００５】VCO7−00は表示コントローラ１が生成した
ディジタルＲＧＢの表示データ（ビデオデータ）であ
り、この表示データ（VCO7−00）がＲＡＭ４のアドレス
となる。ＲＡＭ４で変換されたディジタルＲＧＢ（ＲＧ
Ｂ各６ビット）の表示データ（DR05−00，DG05−00，DB
05−00）はＤＡＣ５に供給されるとともに、インターフ
ェイス（Ｉ／Ｆ）３を介して表示コントローラ１に供給
される。
【０００６】ＤＡＣ５はＲＡＭ４から受けたディジタル
ＲＧＢの表示データ（DR05−00，DG05−00，DB05−00）
をＤＡＣ動作用クロック（DACLK ）に従いアナログＲＧ
Ｂの表示データ（R,G,B ）に変換してＣＲＴディスプレ
イ６に出力される。
【０００７】又、表示コントローラ１に供給されたディ
ジタルＲＧＢの表示データ（DR05−00，DG05−00，DB05
−00）はＳＴＮカラーＬＣＤ等のカラーパネルディスプ
レイの表示に供される。次に、上記ＲＡＭＤＡＣ２のパ
ワーダウン制御について、以下に従来技術を示す。ＲＡ
ＭＤＡＣ２のパワーダウン制御は、負極性のRAMPD0信号
及びDACPD0信号と、クロック（DACLK ）とにより行なわ
れる。上記RAMPD0信号及びDACPD0信号について説明す
る。パワーダウン制御には以下の３つの状態がある。 ［１］．ＲＡＭ、ＤＡＣともにパワーオン ［２］．ＲＡＭのみパワーオン ［３］．ＲＡＭ、ＤＡＣともにパワーダウン これら３つの状態をRAMPD ，DACPD 信号で図６に示すよ
うに規定している。
【０００８】［１］の状態は、ＲＡＭＤＡＣ２が動作状
態で、ＣＲＴ表示のときのモードであり、［２］の状態
は、ＤＡＣ５のみパワーダウンであるので、ＲＡＭ４で
変換されたディジタルＲＧＢの表示データが、表示コン
トローラ１側に供給されたＴＦＴカラーＬＣＤや、ＳＴ
ＮカラーＬＣＤパネルに表示するときなどに使用され
る。［３］の状態は、ＲＡＭ４、ＤＡＣ５ともにパワー
ダウンし、表示コントローラ１側で生成したビデオデー
タでのみ表示するモノクロＬＣＤのモードである。
［２］、［３］のＲＡＭパワーダウンとは、ピクセル側
のチップイネーブル信号をディセイブルにすることであ
る。次にクロックＤＡＣＬＫについて説明する。現在の
ＤＡＣは、上述のDACPD 信号が“Ｌ”になってから最低
３クロックがＤＡＣ５に入力されていないと正常にパワ
ーダウンできない構成となっている。従って、今まで
は、［１］〜［３］の状態で、すべてクロックDACLK
が、常時ＲＡＭＤＡＣ２に入力されるようにしていた。
しかし、ＲＡＭＤＡＣパワーダウン時の消費電力のこと
を考えると、以下のような問題が生じる。［３］の状態
のとき、クロックDACLK は必要ないので停止させたい。
【０００９】しかし、ＲＡＭＤＡＣパワーダウン時にク
ロックDACLK を停止した場合、DACPD 信号と同時にクロ
ックが停止してしまい、３クロック分が供給されないこ
とからＤＡＣがパワーダウンシーケンスに入れずパワー
ダウンができないという問題が生じる。
【００１０】
【発明が解決しようとする課題】上述したように従来で
は、ＤＡＣパワーダウン時にパワーダウン信号と同時に
ＤＡＣへクロックを停止させてしまうと、ＤＡＣはパワ
ーダウンシーケンスに入れず、正常にパワーダウンでき
ないという問題点があった。
【００１１】本発明は上記実情に鑑みてなされたもの
で、ＲＡＭＤＡＣパワーダウンモード時にＲＡＭＤＡＣ
を正常にパワーダウンさせ、更に省力化のためにＲＡＭ
ＤＡＣへ供給するクロックを停止させる表示制御方法及
び表示制御装置を提供することを目的とする。
【００１２】
【課題を解決するための手段その１】本発明は、ＢＩＯ
Ｓインターフェイスより与えられる信号をもとに表示ド
ライブ対象がＤＡＣを必要とする表示装置であるか否か
を判断して、表示ドライブ対象がＤＡＣを必要としない
表示装置であるとき、ＤＡＣのパワーダウン信号を出力
し、ＤＡＣ動作用クロックを所定個数出力した後に、同
クロックの供給を停止する表示制御方法を特徴とする。
このような表示制御方法により、ＤＡＣの不要な動作に
よる表示系の無駄な電力消費を排除して経済性の高いシ
ステムを構築できる。
【００１３】又、本発明は、ＢＩＯＳインターフェイス
により与えられる各表示装置の表示ドライブ選択情報を
表示コントローラの内部クリア解除タイミングに同期化
させる上記各表示装置に対応する複数のフリップフロッ
プと、同フリップフロップの保持信号をもとにＲＡＭＤ
ＡＣのパワーダウンの種類を選択するための信号を生成
するエンコーダと、表示ドライブ対象が上記ＤＡＣを必
要としない表示装置であるときの当該表示装置に対応す
るフリップフロップの保持信号と上記表示コントローラ
の起動を示す信号と上記表示コントローラより出力され
るクロックとをもとに上記ＤＡＣに動作用クロックを出
力制御し、上記エンコーダよりＤＡＣのパワーダウン信
号が出力されたとき、同信号の出力後、上記表示コント
ローラの起動に伴うタイミングで上記ＤＡＣの動作クロ
ックを停止するゲート回路とを具備してなる表示制御装
置を特徴とする。これにより、既存の汎用素子を用いた
簡単かつ安価な構成で、ＤＡＣを正常にパワーダウン制
御できるとともに、ＤＡＣの不要な動作による表示系の
無駄な電力消費を排除できる。
【００１４】即ち本発明は図２に示すように、ＢＩＯＳ
インターフェイスにより与えられるＣＲＴ表示を示す信
号（CRT ）を表示コントローラ内部のクリア解除タイミ
ング（SNCREP）で同期化するためのフリップフロップ２
７と、同じくＢＩＯＳインターフェイスにより与えられ
るＳＮＴカラーＬＣＤ、或いはＴＦＴカラーＬＣＤ表示
を示す信号（STNC）を内部クリア解除タイミング（SNCR
EP）で同期化するためのフリップフロップ２８と、同じ
くＢＩＯＳインターフェイスにより与えられるＳＴＮモ
ノクロＬＣＤ表示を示す信号（STNM）を内部クリア解除
タイミング（SNCREP）で同期化するためのフリップフロ
ップ２９と、これら同期化された信号をエンコードして
ＲＡＭ及びＤＡＣのパワーダウン信号（RAMPD0，RAMPD
1，DACPD）を作り出すエンコーダ３０と、ＳＴＮモノク
ロＬＣＤ表示に同期化した信号（FSTNM ）と、クリア解
除後に数十クロック経ってから表示を開始したときに
“０”となる信号（FFINO ）とにより、ＤＡＣクロック
イネーブル信号（DACLK ）を生成するゲート回路（ＮＡ
ＮＤ）３４と、このゲート回路３４より得られるＤＡＣ
クロックイネーブル信号（DACLK ）によりＤＡＣ用クロ
ック（BCK ）を出力制御するゲート回路（ＡＮＤ）３３
とを具備することによって、ＤＡＣへのパワーダウン信
号を出力した後に、表示開始動作に伴う所定の時間を経
てＤＡＣへのクロックを停止させ、ＤＡＣパワーダウン
を実現する。
【００１５】
【作用その１】上記構成に於いて、ＢＩＯＳインターフ
ェイスにより与えられる各表示装置の表示／非表示を示
す信号（CRT ，STNC，STNM）はフリップフロップ２７，
２８，２９により、内部クリア解除タイミング信号（SN
CREP）に同期化される（図３（ｃ）参照）。
【００１６】この各フリップフロップ２７，２８，２９
で同期化された各表示装置の表示／非表示を示す信号
（CRT ，STNC，STNM）は、サスペンド信号（SUSPEND ）
とともにエンコーダ３０に供給され、エンコーダ３０よ
りＲＡＭＤＡＣ４０のパワーダウンの種類を選択するた
めの信号（RAMPD0，RAMPD1，DACPD ）が生成される。
【００１７】例えばＳＴＮモノクロＬＣＤの表示モード
であるとき（CRT ＝“Ｌ”，STNC＝“Ｌ”，STNM＝
“Ｈ”）は、RAMPD0＝“Ｈ”，RAMPD1＝“Ｌ”，DACPD
＝“Ｌ”の信号が出力されて、ＲＡＭＤＡＣ４０にパワ
ーダウンが知らされる。
【００１８】この際、表示コントローラ２０の起動で表
示動作が起動すると、文字クロック（CRCK）に同期する
所定のタイミング（図３（ｅ）〜（ｈ）参照）でアンド
ゲート３４が閉じて、クロック（DACLK ）の出力が禁止
され（図３（ｉ）参照）、クロック（DACLK ）のＲＡＭ
ＤＡＣ４０への供給が停止される。
【００１９】このように、表示ドライブ対象がＤＡＣ４
３を必要としない表示装置であるとき、ＤＡＣ４３のパ
ワーダウン信号（DACPD ＝“Ｌ”）を出力して、ＤＡＣ
動作用クロック（DACLK ）が所定個数出力された後に、
同クロック（DACLK ）の供給が停止される。
【００２０】このようなＤＡＣパワーダウン時のＤＡＣ
へのクロック停止制御により、ＤＡＣの正常なパワーダ
ウンシーケンス制御の後にＤＡＣへのクロック供給が停
止するため、ＤＡＣを正常にパワーダウン制御でき、か
つＤＡＣの消費電力を大幅に低減できる。
【００２１】
【課題を解決するための手段その２】本発明は、ＢＩＯ
Ｓインターフェイスより与えられる信号をもとに表示ド
ライブ対象がＤＡＣを必要とする表示装置であるか否か
を判断して、表示ドライブ対象がＤＡＣを必要としない
表示装置であるとき、ＤＡＣのパワーダウン信号を出力
して、同信号により、上記ＤＡＣをパワーダウン制御す
るとともに、上記ＤＡＣ動作用クロックに代えて、同ク
ロックより周波数の低い他回路動作用クロックを上記Ｒ
ＡＭＤＡＣに供給することを特徴とする。このような表
示制御方法により、ＤＡＣの不要な動作による表示系の
無駄な電力消費を排除して経済性の高いシステムを構築
できる。
【００２２】又、本発明は、ＢＩＯＳインターフェイス
により与えられる各表示装置の表示ドライブ選択情報を
表示コントローラの内部クリア解除タイミングに同期化
させる上記各表示装置に対応する複数のフリップフロッ
プと、同フリップフロップの保持信号をもとにＲＡＭＤ
ＡＣのパワーダウンの種類を選択するための信号を生成
するエンコーダと、外部より供給される同期用クロック
を基にＤＡＣ動作用クロックを生成するＤＡＣ動作用ク
ロック出力回路と、上記エンコーダより出力されるＤＡ
Ｃのパワーダウン信号に従い、上記ＤＡＣ動作用クロッ
ク又は外部の他の回路に供給される特定クロック（例え
ばＤＲＡＭリフレッシュ信号）を選択して出力制御する
出力制御回路とを具備し、上記エンコーダより出力され
るＤＡＣのパワーダウン信号が有効となったとき、ＤＡ
Ｃ動作用クロックに代えて外部の他の回路に供給される
特定クロック（ＤＲＡＭリフレッシュ信号）をＲＡＭＤ
ＡＣに供給することを特徴とする。これにより、既存の
汎用素子及び既存の信号を用いた簡単かつ安価な構成
で、ＤＡＣを正常にパワーダウン制御できるとともに、
ＤＡＣの不要な動作による表示系の無駄な電力消費を排
除できる。
【００２３】即ち本発明は図５に示すように、ＢＩＯＳ
インターフェイスにより与えられるＣＲＴ表示を示す信
号（CRT ）を表示コントローラ内部のクリア解除タイミ
ング（SNCREP）で同期化するためのフリップフロップ２
７と、同じくＢＩＯＳインターフェイスにより与えられ
るＳＮＴカラーＬＣＤ、或いはＴＦＴカラーＬＣＤ表示
を示す信号（STNC）を内部クリア解除タイミング（SNCR
EP）で同期化するためのフリップフロップ２８と、同じ
くＢＩＯＳインターフェイスにより与えられるＳＴＮモ
ノクロＬＣＤ表示を示す信号（STNM）を内部クリア解除
タイミング（SNCREP）で同期化するためのフリップフロ
ップ２９と、これら同期化された信号をエンコードして
ＲＡＭ及びＤＡＣのパワーダウン信号（RAMPD0，RAMPD
1，DACPD）を作り出すエンコーダ３０と、エンコーダ３
０より出力されるＤＡＣのパワーダウン信号（DACPD ）
により切り替え制御され、上記パワーダウン信号（DACP
D）がパワーダウンを指示する有効レベルとなったと
き、上記ＤＡＣ動作用クロックに代えて、外部の他回路
に供給される周波数の低い特定クロック（例えばＤＲＡ
Ｍリフレッシュ信号）をＲＡＭＤＡＣに供給するＤＡＣ
クロック切換回路（ＳＥＬ）３６とを具備することによ
って、ＤＡＣへのパワーダウン信号を出力した後に、Ｄ
ＡＣへ供給するクロックを外部の著しく低い周波数のク
ロックに切換えて、ＤＡＣパワーダウンを実現する。
【００２４】
【作用その２】上記構成に於いて、ＢＩＯＳインターフ
ェイスにより与えられる各表示装置の表示／非表示を示
す信号（CRT ，STNC，STNM）はフリップフロップ２７，
２８，２９により、内部クリア解除タイミング信号（SN
CREP）に同期化される（図３（ｃ）参照）。
【００２５】この各フリップフロップ２７，２８，２９
で同期化された各表示装置の表示／非表示を示す信号
（CRT ，STNC，STNM）は、サスペンド信号（SUSPEND ）
とともにエンコーダ３０に供給され、エンコーダ３０よ
りＲＡＭＤＡＣ４０のパワーダウンの種類を選択するた
めの信号（RAMPD0，RAMPD1，DACPD ）が生成される。
【００２６】例えばＳＴＮモノクロＬＣＤの表示モード
であるとき（CRT ＝“Ｌ”，STNC＝“Ｌ”，STNM＝
“Ｈ”）は、RAMPD0＝“Ｈ”，RAMPD1＝“Ｌ”，DACPD
＝“Ｌ”の信号が出力されて、ＲＡＭＤＡＣ４０にパワ
ーダウンが知らされる。
【００２７】この際、エンコーダ３０より出力されるＤ
ＡＣパワーダウン信号（DACPD ）により、ＤＡＣクロッ
ク切換回路（ＳＥＬ）３６が切り替え制御されて、上記
ＤＡＣ動作用クロックに代え、外部の他回路に供給され
る周波数の低い特定クロック（例えばＤＲＡＭリフレッ
シュ信号）がＲＡＭＤＡＣ４０に供給される。この際、
外部の他回路に供給される特定クロックを例えばＤＲＡ
Ｍリフレッシュ信号とすると、そのクロック周波数には
図６（BCK/REEP）に示すように極端な相違があり、選択
出力されるＤＲＡＭリフレッシュ信号のクロック周波数
が非常に低く、従ってＲＡＭＤＡＣ４０の電力消費も極
端に低減され、所謂スリープ状態に至る。
【００２８】このようなＤＡＣパワーダウン時のＤＡＣ
へのクロック周波数の切換え制御により、ＤＡＣの正常
なパワーダウンシーケンス制御が確立されるとともに、
その期間に於けるＲＡＭＤＡＣ４０の消費電力を極端に
低減させることができるため、ＤＡＣを正常にパワーダ
ウン制御でき、かつＤＡＣの消費電力を大幅に低減でき
る。
【００２９】
【実施例】以下図面を参照して本発明の実施例を説明す
る。
【００３０】図１は本発明の第１実施例のシステム構成
を示すブロック図であり、ここではＲＡＭＤＡＣ４０の
内部構成要素は図７と略同様であるのでここではその詳
細について省略する。即ちＲＡＭＤＡＣ４０内のＤＡＣ
４３は正常なパワーダウンシーケンスに少なくとも３個
のクロック入力を必要とする。図２は上記図１に示す表
示コントローラ２０の内部の具体的な構成例を示すブロ
ック図である。
【００３１】図１，図２に於いて、１１はシステム全体
の制御を司るＣＰＵであり、システムバス１０を介して
各種コンポーネントを入出力制御する。ここではＢＩＯ
ＳーＲＯＭ１２に格納された初期化プログラムの実行時
に於いて、ＲＴＣメモリ１３に格納されている表示ドラ
イブのためのコンフィグレーション情報に含まれる、各
表示装置の表示／非表示を示す信号（CRT ，STNC，STN
M）を表示コントローラ２０に設定する。
【００３２】１２はＣＰＵ１１の制御の下にアクセスさ
れるＢＩＯＳーＲＯＭであり、ここでは、システム立上
げ時の初期化ルーチンに、上記各表示装置の表示／非表
示を示す信号（CRT ，STNC，STNM）を表示コントローラ
２０に設定するＢＩＯＳルーチンが含まれる。
【００３３】１３はバッテリィバックアップされた保存
用メモリ（ＲＴＣメモリ）であり、ここでは各表示装置
の表示／非表示を示す信号（CRT ，STNC，STNM）を得る
ための、ＣＲＴディスプレイの有効／無効（ＣＲＴディ
スプレイ／フラットパネルディスプレイ）を示す１ビッ
トの信号（CRT ）、及びカラー／モノクロを示す１ビッ
トの信号（C/M ）を含む表示ドライブのためのコンフィ
グレーション情報が保存される。
【００３４】２０は表示コントローラであり、ＲＡＭＤ
ＡＣ４０を介して、装置本体に実装される、カラー液
晶、モノクロ液晶等のフラットパネルディスプレイ、及
び外部接続されるＣＲＴディスプレイを対象に、ＢＩＯ
Ｓインターフェイスの指定に従いいずれかの表示装置を
表示ドライブ制御するもので、ここではＤＡＣのパワー
ダウンシーケンスが正常終了した後にＤＡＣへのクロッ
クの供給を停止するための図２に詳細を示す回路（２
１，２２）をもつ。
【００３５】４０はＲＡＭＤＡＣインターフェイス（Ｉ
／Ｆ）４１、色変換用のパレットを構成するＲＡＭ４
２、及び同ＲＡＭを経た表示データをＤＡＣ動作用クロ
ックに従いパラレルーシリアル変換してラスタ走査に従
う表示信号を生成するＤＡＣ４３等で構成されるＲＡＭ
ＤＡＣである。このＲＡＭＤＡＣ４０のインターフェイ
ス（Ｉ／Ｆ）４１は、表示コントローラ２０で生成され
たディジタルＲＧＢの表示データ（VCO7−00）をＲＡＭ
４２にアドレスとして供給制御するインターフェイス部
と、ＲＡＭ４で変換されたディジタルＲＧＢ（ＲＧＢ各
６ビット）の表示データ（DRO 05−00，DGO 05−00，DB
O 05−00）をＳＴＮカラーＬＣＤ等のカラー液晶表示ド
ライブ用ディジタルＲＧＢ表示データ（DRI 05−00，DG
I 05−00，DBI 05−00）として表示コントローラ２０に
送出（フィードバック）制御するインターフェイス部
と、表示コントローラ２０で生成されたＲＡＭチップイ
ネーブル信号（RAMPD0，RAMPD1）、ＤＡＣパワーダウン
信号（DACPD ）等のＲＡＭＤＡＣパワーダウン制御信
号、及びＤＡＣ動作用クロック（DACLK ）をＲＡＭ４
２、及びＤＡＣ４３に供給制御するインターフェイス部
とをもつ。５０は外部ＣＲＴ接続端子を介して任意選択
的に接続される外部のカラーＣＲＴディスプレイであ
る。図２は上記図１に示す表示コントローラ２０の内部
の構成を示すブロック図である。
【００３６】図２に於いて、２１は図４に示すようなＲ
ＡＭＤＡＣパワーダウン制御信号（RAMPD0，RAMPD1，DA
CPD ）を生成するＲＡＭＤＡＣパワーダウン制御信号生
成回路であり、２２はＤＡＣ動作用クロック（DACLK ）
の出力制御回路である。
【００３７】２３Ａ，２３Ｂはそれぞれ表示タイミング
と非同期に書き込み制御される、即ちＣＰＵ１１の制御
の下に図示しないデコーダより出力されるＩ／Ｏライト
信号（IOW ）により書き込み制御されるモードレジスタ
であり、このうち２３Ａはディスプレイ制御レジスタ、
２３Ｂはクロック制御レジスタである。
【００３８】ここではＢＩＯＳインターフェイスにより
与えられる、ＣＲＴディスプレイの有効／無効（ＣＲＴ
ディスプレイ／フラットパネルディスプレイ）を示す１
ビットの信号（CRT ）、及びカラー／モノクロを示す１
ビットの信号（C/M ）がそれぞれＩ／Ｏライト信号（IO
W ）によりディスプレイ制御レジスタ２３Ａにセットさ
れ、サスペンド信号（SUSPEND ）、及びクロック供給／
停止指示信号（MCK ）が同じくＩ／Ｏライト信号（IOW
）によりクロック制御レジスタ２３Ｂにセットされ
る。
【００３９】２４は図示しないクロック発振器からの基
本クロック（CLK ）をもとに、表示コントローラ２０内
部の各種タイミング信号を生成するタイミング信号生成
回路（ＴＩＭ）であり、ここでは内部クリア解除タイミ
ング信号（SNCREP）、起動開始（第１フレームの表示サ
イクル開始）を示すタイミング信号（FIN ）等を出力す
る。
【００４０】２５は図示しないクロック発振器からの基
本クロック（CLK ）をもとに、表示コントローラ２０内
部の各種クロック信号を生成するクロック信号生成回路
（ＣＬＫーＧＥＮ）であり、ここではＤＡＣクロックの
生成源となるクロック（CLK）、及びキャラクタ表示ク
ロック（CRCK）等を出力する。
【００４１】２６はディスプレイ制御レジスタ２３Ａに
貯えられたＣＲＴディスプレイの有効／無効（ＣＲＴデ
ィスプレイ／フラットパネルディスプレイ）を示す信号
（CRT ）、及びカラー／モノクロを示す信号（C/M ）を
もとに、フラットパネルディスプレイのカラー表示指定
を示す信号（STNC）、モノクロ表示指定を示す信号（ST
NM）を生成するデコード回路であり、この各信号（STN
C，STNM）にＣＲＴディスプレイの有効／無効を示す信
号（CRT ）を加えた各表示装置の表示／非表示を示す信
号（CRT ，STNC，STNM）が内部同期化ため、それぞれフ
リップフロップ２７，２８，２９に供給される。２７は
ＣＲＴ表示を示す信号を内部クリア解除タイミング（SN
CREP）で同期化するフリップフロップである。２８はＳ
ＴＮカラーＬＣＤ表示を示す信号（STNC）を内部クリア
解除タイミング（SNCREP）で同期化するフリップフロッ
プである。２９はＳＴＮモノクロＬＣＤ表示を示す信号
（STNM）を内部クリア解除タイミング（SNCREP）で同期
化するフリップフロップである。
【００４２】３０は、上記各フリップフロップ２７，２
８，２９の出力と、サスペンド信号（SUSPEND （クロッ
ク停止））から、ＲＡＭＤＡＣ４０のパワーダウン信号
（RAMPD0，RAMPD1，DACPD ）を生成するエンコーダであ
る。
【００４３】３１は起動開始（第１フレームの表示サイ
クル開始）を示すタイミング信号（FIN ）とキャラクタ
表示クロック（CRCK）とから、起動時（第１フレームの
表示サイクル開始時）の文字単位クロックで“１”とな
る信号（FFINO ）を生成するフリップフロップである。
【００４４】３２はＳＴＮモノクロＬＣＤ表示信号（FS
TNM ）が“１”となった後、起動を示す信号（FFION ）
が“１”となったとき、ＤＡＣクロックイネーブル信号
（DACLKEN ）を“０”にするためのゲート（ＮＡＮＤ）
回路である。
【００４５】３３はクロック制御レジスタ２３Ｂに貯え
られたクロック供給／停止指示信号（MCK ）とクロック
信号生成回路（ＣＬＫーＧＥＮ）２５を介して出力され
る基本クロック（CLK ）とによりＤＡＣへ供給する出力
制御前のクロック（BCK ）を生成するゲート（ＡＮＤ）
回路である。
【００４６】３４はＡＮＤ回路３３より出力されるクロ
ック（BCK ）をＮＡＮＤ回路３２より出力されるＤＡＣ
クロックイネーブル信号（DACLKEN ）により出力制御す
るゲート（ＡＮＤ）回路である。図３は上記実施例の動
作を説明するための、上記図１の各部の信号タイミング
を示すタイミングチャートである。図４は上記実施例に
於ける、エンコーダ３０の出力信号とＲＡＭＤＡＣ４０
のパワーダウン種類との関係を示す図である。ここで、
上記図１乃至図４を参照して、本発明の第１実施例に於
ける動作を説明する。先ず、図１乃至図４を参照して、
ＲＡＭＤＡＣパワーダウンシーケンスについて説明す
る。ＲＡＭＤＡＣ４０の状態には図４に示すような４つ
のパターンがある。 ［１］の状態は、ＣＲＴ表示の時であり、ＲＡＭ４２、
ＤＡＣ４３ともオン状態である。
【００４７】［２］の状態は、ＳＴＮカラーＬＣＤ或い
はＴＦＴカラーＬＣＤ表示のときで、ディジタルＲＧＢ
の表示データを表示コントローラ２０側が使用するモー
ドであり、ＲＡＭ４２はオン状態であるが、ＤＡＣ４３
は使用しないのでパワーダウンさせる。
【００４８】［３］の状態は、ＳＴＮモノクロＬＣＤ表
示であり、表示コントローラ側で生成したデータのみで
表示を行なうもので、ＲＡＭ４２、ＤＡＣ４３ともにパ
ワーダウン状態にする。しかし、ＣＰＵ１１からのＲＡ
Ｍ４２への書き込みは可能である。
【００４９】［４］の状態は、一般的にサスペンド（SU
SPEND ）モードと呼ばれるもので、表示コントローラ２
０側もＲＡＭＤＡＣ４０側も共にパワーオフの状態で、
基本クロックも停止する。次に、ＲＡＭＤＡＣ制御信号
について説明する。
【００５０】ＲＡＭＤＡＣ４０へのパワーダウン制御
は、表示コントローラ２０で生成した、図２に示す３種
の信号（RAMPD0，RAMPD1，DACPD ）で行なう。RAMPD0と
RAMPD1は、ＲＡＭ（２ポートのＲＡＭ）４の制御に使わ
れる。
【００５１】即ち、上記各信号（RAMPD0，RAMPD1，DACP
D ）のうち、RAMPD0はＲＡＭ４２のＣＰＵインターフェ
イス側のチップイネーブルであり、“Ｈ”でＣＰＵ１１
からのＲ／Ｗ（リード／ライト）が可能であり、“ｌ”
でＲ／Ｗできなくなる（パワーダウンと呼ぶ）。
【００５２】又、RAMPD1は、ＲＡＭ４２のピクセル側
（表示中に使う側）のチップイネーブル信号であり、
“Ｈ”でディジタルＲＧＢの信号を出力し、“Ｌ”でデ
ィセイブル状態（ＲＧＢ信号変化せず）となる。
【００５３】又、DACPD は、ＤＡＣ４３のパワーダウン
を制御する信号であり、“Ｈ”でディジタルＲＧＢ信号
をアナログＲＧＢ信号に変換し、“Ｌ”でパワーダウン
となる。
【００５４】ここで注意しなければならないことは、こ
の信号が“Ｌ”になってから、ＤＡＣ４３へのクロック
であるDACLK が３クロック以上出力されていないと、Ｄ
ＡＣ４３はパワーダウンシーケンスに入れず、パワーダ
ウンしないことである。したがって、［３］，［４］の
状態は、あるシーケンスが必要となる。このシーケンス
について詳細に説明する。
【００５５】図２のフリップフロップ２７，２８，２９
の入力である、CRT ，STNC，STNMの各信号とエンコーダ
３０の入力であるSUSPEND 信号は、ＢＩＯＳが表示コン
トローラ２０のモードレジスタ２３Ａ，２３Ｂに設定し
てきた時点で有効となる信号である。
【００５６】このうち、CRT 信号は、ＣＲＴ表示のとき
“Ｈ”となり、STN 信号はＳＴＮカラーＬＣＤのとき
“Ｈ”となり、STNM信号はＳＴＮモノクロＬＣＤ表示の
とき“Ｈ”となり、SUSPEND は、サスペンド（SUSPERD
）モードのとき“Ｈ”となり、すべての信号は、必
ず、１つ“Ｈ”になっていて、同時に“Ｈ”になること
はない。
【００５７】フリップフロップ２７，２８，２９のクロ
ック入力である内部クリア解除タイミング信号（SNCRE
P）は、図３（ｃ）に示すように、システムリセットが
かかったとき、表示コントローラ２０の内部のクリアシ
ーケンスが始まり内部レジスタ等をクリアするが、その
際、内部クリアが解除されるタイミング（図３（ｂ）参
照）に同期して出力される。ここで上記実施例に於け
る、ＳＴＮモノクロＬＣＤ表示の場合のクロック制御に
ついて説明する。
【００５８】上記内部クリア期間中にＢＩＯＳインター
フェイスによりＳＴＮモノクロＬＣＤが設定された際
（即ち、ディスプレイ制御レジスタ２３Ａに、CRT ＝
“Ｌ”，C/M ＝“Ｌ”のコンフィグレーション情報がセ
ットされた際）は、各表示装置の表示／非表示を示す信
号（CRT ，STNC，STNM）のうち、STNM信号が“Ｈ”とな
り、CRT 信号、及びSTNC信号がそれぞれ“Ｌ”となる。
【００５９】この各信号（CRT ，STNC，STNM）が内部ク
リア解除時に立ち上がる内部クリア解除タイミングパル
ス（SNCREP）に従いフリップフロップ２７，２８，２９
により内部同期化されてエンコーダ３０に供給される。
【００６０】これによりエンコーダ３０からは、ＲＡＭ
及びＤＡＣのパワーダウン信号（RAMPD0，RAMPD1，DACP
D ）として、RAMPD0＝“Ｈ”，RAMPD1＝“Ｌ”，DACPD0
＝“Ｌ”の信号が出力され（図４の［３］参照）、ＲＡ
ＭＤＡＣ４０部にパワーダウンを知らせる。
【００６１】一方、表示コントローラ２０の内部クリア
解除により、起動時から出始める文字単位クロック（図
３（ｅ）参照）の２クロック目でフリップフロップ３１
の出力である起動信号（FFIN0 ）が“１”となる。
【００６２】この信号（FFIN0 ）とフリップフロップ２
９の出力（STNM）とがＮＡＮＤ回路３２に入力され、Ｎ
ＡＮＤ回路３２から出力されるＤＡＣクロックのイネー
ブル信号（DACLKEN ）が“０”となる。
【００６３】このＮＡＮＤ回路３２の出力信号（DACLKE
N ）により、ＡＮＤ回路３３より出力されるクロック
（BCK ）をＡＮＤ回路３３で出力制御することによっ
て、ＤＡＣ４３へ供給するクロック（DACLK ）をエンコ
ーダ３０より出力される上記ＤＡＣパワーダウン信号
（DACPD ）より数十クロック遅れたタイミングで停止さ
せて、パワーダウンを完了する。
【００６４】この際のＤＡＣパワーダウン信号（DACPD
）が“Ｌ”となった後に出力されるＤＡＣクロック（D
ACLK ）のうち、３個のクロック（DACLK ）によりＤＡ
Ｃ４３のパワーダウンシーケンスが実行され、ＤＡＣ４
３が正常終了する。次に、サスペンド（SUSPEND ）の場
合のクロック制御について説明する。
【００６５】ＢＩＯＳインターフェイスによりクロック
制御レジスタ２３Ｂにサスペンド（SUSPEND ）信号とし
て“Ｌ”がセットされると、エンコーダ３０より出力さ
れるＲＡＭ及びＤＡＣのパワーダウン信号（RAMPD0，RA
MPD1，DACPD ）は、RAMPD0＝“Ｌ”，RAMPD1＝“Ｌ”，
DACPD ＝“Ｌ”となり、ＤＡＣパワーダウンモードとな
る。
【００６６】この後に、クロック制御レジスタ２３Ｂ
に、クロック供給／停止指示信号（MCK ）として“０”
をセットすることにより、ＡＮＤ回路３３の出力（BCK
）は、クロック（CLK ）に関係なく“０”となり、こ
れによりＡＮＤ回路３４の出力であるＤＡＣ動作用クロ
ック（DACLK ）も停止し、ＤＡＣパワーダウンが完了す
る。
【００６７】この際は、サスペンド（SUSPEND ）信号を
セットしてから、クロック供給／停止指示信号（MCK ）
をセットするまでの間、最低でもＩ／Ｏライト（IOW ）
周期の期間に亘って、ＤＡＣ動作用クロック（DACLK ）
が出力されるので、その際の３クロックによりＤＡＣ４
３のパワーダウンシーケンスが実行され、ＤＡＣ４３が
正常終了する。
【００６８】このように、ＢＩＯＳインターフェイスで
指示された表示ドライブ対象がＤＡＣ４３を必要としな
い表示装置（モノクロＬＣＤ表示）であるとき、ＤＡＣ
４３を正常にパワーダウン制御しつつ、ＤＡＣ４３の動
作用クロック（DACLK ）を停止して、ＤＡＣ４３の不要
な動作による無駄な電力消費を排除できる。
【００６９】次に図５及び図６を参照して本発明の第２
実施例に於ける動作を説明する。ここでは説明を簡素に
するため、上記した第１実施例と同一構成部分の動作に
ついては説明を省略する。
【００７０】上記した第１実施例に於いては、ＮＡＮＤ
回路３２の出力信号（DACLKEN ）により、ＡＮＤ回路３
３より出力されるクロック（BCK ）をＡＮＤ回路３３で
出力制御することによって、ＤＡＣ４３へ供給するクロ
ック（DACLK ）をエンコーダ３０より出力される上記Ｄ
ＡＣパワーダウン信号（DACPD ）より数十クロック遅れ
たタイミングで停止させて、パワーダウンを完了させて
いる。この際、ＤＡＣパワーダウン信号（DACPD ）が
“Ｌ”となった後に出力されるＤＡＣクロック（DACLK
）のうち、３個のクロック（DACLK ）によりＤＡＣ４
３のパワーダウンシーケンスが実行され、ＤＡＣ４３が
正常終了する。
【００７１】これに対してこの第２実施例では、他回路
が用いる周波数の低い既存のクロック信号を有効に利用
して、ＤＡＣ４３のパワーダウンシーケンスを実行させ
るとともに、ＤＡＣ４３の動作クロック低減によりＤＡ
Ｃ４３の無駄な電力消費を排除している。
【００７２】即ち、この第２実施例では、図５に示すよ
うに、ＤＡＣ動作用クロック（DACLK ）の出力制御回路
２２に、ＤＡＣのパワーダウン信号（DACPD ）に従い切
換制御されるＤＡＣクロック切換回路（ＳＥＬ）３６を
設けて、ＡＮＤ回路３３より出力されるクロック（BCK
）と、図示しないＤＲＡＭコントローラに供給される
メモリリフレッシュ信号（REFF）とを選択対象に、その
いずれか一方の信号をＤＡＣ動作用クロック（DACLK ）
として選択し出力する構成としている。
【００７３】上記構成に於いては、図６に示すように、
ＤＡＣパワーダウン信号（DACPD ）が“Ｌ”（有効）と
なったとき、上記クロック（BCK ）に代えて、同クロッ
クより周波数が著しく低いメモリリフレッシュ信号（RE
FF）をＤＡＣ動作用クロック（DACLK ）として上記ＲＡ
ＭＤＡＣ４０に供給する。
【００７４】この際、ＤＡＣクロック切換回路（ＳＥ
Ｌ）３６より出力される、メモリリフレッシュ信号（RE
FF）を用いた周波数の低いＤＡＣ動作用クロック（DACL
K ）により、ＤＡＣ４３のパワーダウンシーケンスが実
行され、ＤＡＣ４３が正常終了する。
【００７５】この際、ＤＡＣクロック切換回路（ＳＥ
Ｌ）３６の選択対象となる、クロック信号（BCK ）と、
メモリリフレッシュ信号（REFF）とは、そのクロック周
波数が図６（BCK/REEP）に示すように極端に相違し、選
択出力されたＤＲＡＭリフレッシュ信号（REFF）のクロ
ック周波数が著しく低いことから、ＲＡＭＤＡＣ４０の
電力消費は極端に低減され、ＲＡＭＤＡＣ４０は所謂ス
リープ状態となる。
【００７６】このようなＤＡＣパワーダウン時のＤＡＣ
へのクロック周波数の切換え制御により、ＤＡＣの正常
なパワーダウンシーケンス制御が確立されるとともに、
その期間に於けるＲＡＭＤＡＣ４０の消費電力を極端に
低減させることができるため、ＤＡＣを正常にパワーダ
ウン制御でき、かつＤＡＣの消費電力を大幅に低減でき
る。
【００７７】尚、実施例に於いては、ＲＡＭＤＡＣパワ
ーダウン制御信号（RAMPD0，RAMPD1，DACPD ）を生成す
るＲＡＭＤＡＣパワーダウン制御信号生成回路２１をフ
リップフロップ２７，２８，２９を用いて構成し、ＤＡ
Ｃ動作用クロック（DACLK ）の出力制御回路２２をＮＡ
ＮＤゲート、及びＡＮＤゲートを用いて実現したが、こ
れに限らず、例えば内部クリア解除タイミングパルス
（SNCREP）を動作イネーブルとするエンコーダ回路を実
現することによりフリップフロップ２７，２８，２９が
不要となり、又、ＤＡＣ動作用クロック（DACLK ）の出
力制御回路２２も、ＤＡＣパワーダウンモードとなった
後、少なくとも３個のＤＡＣ動作クロック（DACLK ）を
出力して後、同クロック（DACLK ）の出力を停止する論
理回路構成であればよい。
【００７８】
【発明の効果】以上詳記したように本発明によれば、Ｂ
ＩＯＳインターフェイスで与えられた情報に従い表示デ
ータ及びＤＡＣ動作用クロックを含む表示制御信号を出
力する表示コントローラと、同コントローラより受けた
表示データを色又は階調変換するパレットを構成するＲ
ＡＭ、及び同ＲＡＭを経た表示データを上記表示コント
ローラより受けたＤＡＣ動作用クロックに従いパラレル
ーシリアル変換してラスタ走査に従う表示信号を生成す
るＤＡＣでなるＲＡＭＤＡＣとを備えて、ＣＲＴ表示装
置を含む複数種の表示装置のうちいずれか１種の表示装
置を表示ドライブ制御する表示制御装置に於いて、ＢＩ
ＯＳインターフェイスで指示された表示ドライブ対象が
上記ＤＡＣを必要としない表示装置であるとき、ＤＡＣ
のパワーダウン信号を出力し、ＤＡＣ動作用クロックを
所定個数出力した後、同クロックの供給を停止する表示
制御方法により、ＤＡＣの不要な動作による表示系の無
駄な電力消費を排除して経済性の高いシステムを構築で
きる。
【００７９】又、本発明は上記表示制御装置に於いて、
ＢＩＯＳインターフェイスにより与えられる上記各表示
装置の表示ドライブ選択情報を上記表示コントローラの
内部クリア解除タイミングに同期化させる上記各表示装
置に対応する複数のフリップフロップと、同フリップフ
ロップの保持信号をもとにＲＡＭＤＡＣのパワーダウン
の種類を選択するための信号を生成するエンコーダと、
表示ドライブ対象が上記ＤＡＣを必要としない表示装置
であるときの当該表示装置に対応するフリップフロップ
の保持信号と上記表示コントローラの起動を示す信号と
上記表示コントローラより出力されるクロックとをもと
に上記ＤＡＣの動作用クロックを出力制御し、上記エン
コーダよりＤＡＣのパワーダウン信号が出力されたと
き、同信号の出力後、上記表示コントローラの起動に伴
うタイミングで上記ＤＡＣの動作クロックを停止するゲ
ート回路とを表示制御装置に設けたことにより、既存の
汎用素子を用いた簡単かつ安価な構成で、ＤＡＣを正常
にパワーダウン制御できるとともに、ＤＡＣの不要な動
作による表示系の無駄な電力消費を排除できる。
【００８０】又、本発明によれば、ＢＩＯＳインターフ
ェイスより与えられる信号をもとに表示ドライブ対象が
ＤＡＣを必要とする表示装置であるか否かを判断して、
表示ドライブ対象がＤＡＣを必要としない表示装置であ
るとき、ＤＡＣのパワーダウン信号を出力して、同信号
により、上記ＤＡＣをパワーダウン制御するとともに、
上記ＤＡＣ動作用クロックに代えて、同クロックより周
波数の低い他回路動作用クロックを上記ＲＡＭＤＡＣに
供給する表示制御方法としたことにより、ＤＡＣの不要
な動作による表示系の無駄な電力消費を排除して経済性
の高いシステムを構築できる。
【００８１】又、本発明によれば、ＢＩＯＳインターフ
ェイスにより与えられる各表示装置の表示ドライブ選択
情報を表示コントローラの内部クリア解除タイミングに
同期化させる上記各表示装置に対応する複数のフリップ
フロップと、同フリップフロップの保持信号をもとにＲ
ＡＭＤＡＣのパワーダウンの種類を選択するための信号
を生成するエンコーダと、外部より供給される同期用ク
ロックを基にＤＡＣ動作用クロックを生成するＤＡＣ動
作用クロック出力回路と、上記エンコーダより出力され
るＤＡＣのパワーダウン信号に従い、上記ＤＡＣ動作用
クロック又は外部の他の回路に供給される特定クロック
（例えばＤＲＡＭリフレッシュ信号）を選択して出力制
御する出力制御回路とを具備し、上記エンコーダより出
力されるＤＡＣのパワーダウン信号が有効となったと
き、ＤＡＣ動作用クロックに代えて外部の他の回路に供
給される特定クロック（ＤＲＡＭリフレッシュ信号）を
ＲＡＭＤＡＣに供給する構成としたことにより、既存の
汎用素子及び既存の信号を用いた簡単かつ安価な構成
で、ＤＡＣを正常にパワーダウン制御できるとともに、
ＤＡＣの不要な動作による表示系の無駄な電力消費を排
除できる。
【図面の簡単な説明】
【図１】本発明の実施例で対象とする表示制御装置に於
ける表示コントローラとＲＡＭＤＡＣのインターフェイ
ス構成を示すブロック図。
【図２】本発明の第１実施例による表示制御回路の構成
を示す回路図。
【図３】図２に示す実施例の動作を説明するためのタイ
ミングチャート。
【図４】図２に示す実施例に於ける、エンコーダの出力
信号とＲＡＭＤＡＣパワーダウン種類との関係を示す
図。
【図５】本発明の第２実施例による表示制御回路の構成
を示す回路図。
【図６】図５に示す実施例の動作を説明するためのタイ
ミングチャート。
【図７】本発明で対象とする表示制御装置の従来の問題
点を説明するためのハードウェア構成を示すブロック
図。
【図８】図７に示すＲＡＭＤＡＣのパワーダウンの状態
を説明するための図。
【符号の説明】
１０…システムバス、１１…ＣＰＵ、１２…ＢＩＯＳ−
ＲＯＭ、１３…ＲＴＣメモリ（不揮発性メモリ）、２０
…表示コントローラ、２１…ＲＡＭＤＡＣパワーダウン
制御信号生成回路、２２…ＤＡＣ動作用クロック（DACL
K ）の出力制御回路、２３Ａ，２３Ｂ…モードレジスタ
（２３Ａ…ディスプレイ制御レジスタ、２３Ｂ…クロッ
ク制御レジスタ）、２４…タイミング信号生成回路（Ｔ
ＩＭ）、２５…クロック信号生成回路（ＣＬＫ−ＧＥ
Ｎ）、２６…デコード回路、２７，２８，２９，３１…
フリップフロップ、３０…エンコーダ、３２…ＮＡＮＤ
回路、３３，３４…ＡＮＤ回路、３６…ＤＡＣクロック
切換回路（ＳＥＬ）、４０…ＲＡＭＤＡＣ、４１…イン
ターフェイス（Ｉ／Ｆ）、４２…ＲＡＭ、４３…ＤＡ
Ｃ、５０…カラーＣＲＴディスプレイ。
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成５年９月３日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００７
【補正方法】変更
【補正内容】
【０００７】又、表示コントローラ１に供給されたディ
ジタルＲＧＢの表示データ（DR05−00，DG05−00，DB05
−00）はＳＴＮカラーＬＣＤ等のカラーパネルディスプ
レイの表示に供される。次に、上記ＲＡＭＤＡＣ２のパ
ワーダウン制御について、以下に従来技術を示す。ＲＡ
ＭＤＡＣ２のパワーダウン制御は、負極性のDACPD0信号
と、クロック（DA CLK ）とにより行なわれる。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正内容】
【０００８】現在のＤＡＣは、上述のDACPD 信号が
“Ｌ”になってから最低３クロックがＤＡＣ５に入力さ
れていないと正常にパワーダウンできない構成となって
いる。従って、ＲＡＭＤＡＣパワーダウン時の消費電力
のことを考えると、以下のような問題が生じる。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正内容】
【０００９】すなわち、ＲＡＭＤＡＣパワーダウン時に
クロックDACLK を停止した場合、DACPD 信号と同時にク
ロックが停止してしまい、３クロック分が供給されない
ことからＤＡＣがパワーダウンシーケンスに入れずパワ
ーダウンができないという問題が生じる。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】図８
【補正方法】削除
【手続補正５】
【補正対象書類名】図面
【補正対象項目名】図７
【補正方法】変更
【補正内容】
【図７】
【手続補正６】
【補正対象書類名】図面
【補正対象項目名】図８
【補正方法】削除

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 ＢＩＯＳインターフェイスで与えられた
    情報に従い表示データ及びＤＡＣ動作用クロックを含む
    表示制御信号を出力する表示コントローラと、同コント
    ローラより受けた表示データを色変換するパレットを構
    成するＲＡＭ、及び同ＲＡＭを経た表示データを上記表
    示コントローラより受けたＤＡＣ動作用クロックに従い
    パラレルーシリアル変換してラスタ走査に従う表示信号
    を生成するＤＡＣでなるＲＡＭＤＡＣとを備えて、ＣＲ
    Ｔ表示装置を含む複数種の表示装置のうちいずれか１種
    の表示装置を表示ドライブ制御する表示制御装置に於い
    て、 ＢＩＯＳインターフェイスで指示された表示ドライブ対
    象が上記ＤＡＣを必要としない表示装置であるとき、Ｄ
    ＡＣのパワーダウン信号を出力し、ＤＡＣ動作用クロッ
    クを所定個数出力した後、同クロックの供給を停止する
    ことを特徴とする表示制御方法。
  2. 【請求項２】 表示コントローラと、同コントローラよ
    り出力される表示データを変換するパレットを構成する
    ＲＡＭ、及び同ＲＡＭより得られる表示データをパラレ
    ルーシリアル変換してラスタ走査に従う表示信号を生成
    するＤＡＣでなるＲＡＭＤＡＣとを備えて、ＢＩＯＳイ
    ンターフェイスの信号に従いＣＲＴ表示装置を含む複数
    種の表示装置のいずれかを選択的に表示ドライブ対象と
    する表示制御装置に於いて、 上記表示コントローラに、ＢＩＯＳインターフェイスに
    より与えられた上記各表示装置の表示ドライブ選択情報
    を上記表示コントローラの内部クリア解除タイミングに
    同期化させる上記各表示装置に対応する複数のフリップ
    フロップと、 同フリップフロップの保持信号をもとにＲＡＭＤＡＣの
    パワーダウンの種類を選択するための信号を生成するエ
    ンコーダと、 表示ドライブ対象が上記ＤＡＣを必要としない表示装置
    であるときの当該表示装置に対応するフリップフロップ
    の保持信号と表示動作の起動を示す信号と同期用クロッ
    クとをもとに上記ＤＡＣに動作用クロックを出力制御
    し、上記エンコーダよりＤＡＣのパワーダウン信号が出
    力されたとき、同信号の出力後、上記表示動作の起動に
    伴うタイミングで上記ＤＡＣの動作クロックを停止する
    ゲート回路とを具備してなることを特徴とする表示制御
    回路。
  3. 【請求項３】 ＢＩＯＳインターフェイスで与えられた
    情報に従い表示データ及びＤＡＣ動作用クロックを含む
    表示制御信号を出力する表示コントローラと、同コント
    ローラより受けた表示データを色変換するパレットを構
    成するＲＡＭ、及び同ＲＡＭを経た表示データを上記表
    示コントローラより受けたＤＡＣ動作用クロックに従い
    パラレルーシリアル変換してラスタ走査に従う表示信号
    を生成するＤＡＣでなるＲＡＭＤＡＣとを備えて、ＣＲ
    Ｔ表示装置を含む複数種の表示装置のうちいずれか１種
    の表示装置を表示ドライブ制御する表示制御装置に於い
    て、 ＢＩＯＳインターフェイスで指示された表示ドライブ対
    象が上記ＤＡＣを必要としない表示装置であるとき、Ｄ
    ＡＣのパワーダウン信号を生成して、同信号により、上
    記ＤＡＣをパワーダウン制御するとともに、上記ＤＡＣ
    動作用クロックに代えて、同クロックより周波数の低い
    他回路動作用クロックを上記ＲＡＭＤＡＣに供給するこ
    とを特徴とする表示制御方法。
  4. 【請求項４】 表示コントローラと、同コントローラよ
    り出力される表示データを変換するパレットを構成する
    ＲＡＭ、及び同ＲＡＭより得られる表示データをパラレ
    ルーシリアル変換してラスタ走査に従う表示信号を生成
    するＤＡＣでなるＲＡＭＤＡＣとを備えて、ＢＩＯＳイ
    ンターフェイスの信号に従いＣＲＴ表示装置を含む複数
    種の表示装置のいずれかを選択的に表示ドライブ対象と
    する表示制御装置に於いて、 上記表示コントローラに、ＢＩＯＳインターフェイスに
    より与えられた上記各表示装置の表示ドライブ選択情報
    を上記表示コントローラの内部クリア解除タイミングに
    同期化させる上記各表示装置に対応する複数のフリップ
    フロップと、 同フリップフロップの保持信号をもとにＲＡＭＤＡＣの
    パワーダウンの種類を選択するための信号を生成するエ
    ンコーダと、 外部より供給される同期用クロックを基にＤＡＣ動作用
    クロックを生成するＤＡＣ動作用クロック出力回路と、 上記エンコーダより出力されるＤＡＣのパワーダウン信
    号に従い、上記ＤＡＣ動作用クロック又は外部の他の回
    路に供給される周波数の低い特定クロックを選択して出
    力制御する出力制御回路とを具備し、 上記エンコーダより出力されるＤＡＣのパワーダウン信
    号が有効となったとき、ＤＡＣ動作用クロックに代えて
    外部の他の回路に供給される特定クロックをＲＡＭＤＡ
    Ｃに供給することを特徴とする表示制御回路。
  5. 【請求項５】 出力制御回路に供給される特定クロック
    に、ＤＲＡＭのリフレッシュ信号を用いた請求項４記載
    の表示制御回路。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5896525A (en) * 1996-10-21 1999-04-20 Nec Corporation Microcomputer with controller operating in synchronism with external synchronous signal
JP2002543486A (ja) * 1999-04-26 2002-12-17 メディアキュー， インコーポレイテッド 集積デバイスを低電力状態からパワーアップする方法および装置

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5638094A (en) * 1994-11-01 1997-06-10 United Microelectronics Corp. Method and apparatus for displaying motion video images
KR0155639B1 (ko) * 1995-10-04 1998-11-16 김광호 비엔씨/디-서브 자동선택회로
KR0156804B1 (ko) * 1995-11-28 1998-12-15 김광호 데이타 인에이블 신호를 이용하여 바이오스에 관계없이 프리챠지를 하는 스타트 펄스 버티컬 신호 생성기
US5977933A (en) * 1996-01-11 1999-11-02 S3, Incorporated Dual image computer display controller
US5764201A (en) * 1996-01-16 1998-06-09 Neomagic Corp. Multiplexed yuv-movie pixel path for driving dual displays
US5758135A (en) * 1996-09-24 1998-05-26 Seiko Epson Corporation System and method for fast clocking a digital display in a multiple concurrent display system
JP4106771B2 (ja) * 1998-11-11 2008-06-25 双葉電子工業株式会社 表示用コントローラドライバと表示部の駆動方法
TWI221595B (en) * 2000-09-29 2004-10-01 Sanyo Electric Co Driving apparatus for display device
KR100366309B1 (ko) 2000-09-29 2002-12-31 삼성전자 주식회사 디지탈 영상표시기기의 절전회로
US7199527B2 (en) * 2000-11-21 2007-04-03 Alien Technology Corporation Display device and methods of manufacturing and control
GB2385975B (en) * 2000-11-21 2004-10-13 Avery Dennison Corp Display device and methods of manufacture and control
JP2002304136A (ja) * 2001-01-17 2002-10-18 Seiko Epson Corp 有機エレクトロルミネッセンス表示装置を備えた電子機器
US6873318B1 (en) * 2001-05-23 2005-03-29 National Semiconductor Corporation Method and apparatus for addressing beat patterns in an integrated video display system
KR100438718B1 (ko) * 2002-03-30 2004-07-05 삼성전자주식회사 플라즈마 디스플레이 패널의 리세트 램프 파형 자동 조정장치 및 방법
JP4410997B2 (ja) * 2003-02-20 2010-02-10 パナソニック株式会社 表示パネルの駆動装置
JP4496713B2 (ja) * 2003-03-31 2010-07-07 セイコーエプソン株式会社 表示装置、電子機器及び表示方法
TWI286306B (en) * 2003-11-21 2007-09-01 Au Optronics Corp Device and method for reducing the aberration of the gamma curvature
JP5676070B2 (ja) * 2004-11-01 2015-02-25 テクニカラー インコーポレイテツド 拡張された色空間コンテンツのマスタリングおよび配信を行う方法およびシステム
TWI268473B (en) * 2004-11-04 2006-12-11 Realtek Semiconductor Corp Display controlling device and controlling method
JP5057417B2 (ja) 2005-05-30 2012-10-24 ルネサスエレクトロニクス株式会社 液晶表示駆動用半導体集積回路
JP2009521840A (ja) * 2005-12-21 2009-06-04 トムソン ライセンシング 色空間における制限されたカラーパレット
US20070290986A1 (en) * 2006-06-20 2007-12-20 Erkki Kurkinen Apparatus and method for disabling a user interface
US9098272B2 (en) * 2007-12-14 2015-08-04 Nvidia Corporation Power management using automatic load/unload detection of DAC
US9088176B2 (en) * 2007-12-17 2015-07-21 Nvidia Corporation Power management efficiency using DC-DC and linear regulators in conjunction
JP4735696B2 (ja) * 2008-09-26 2011-07-27 ソニー株式会社 画像処理装置、画像処理方法、およびプログラム
US20110166968A1 (en) * 2010-01-06 2011-07-07 Richard Yin-Ching Houng System and method for activating display device feature
US10848165B1 (en) * 2019-05-21 2020-11-24 Silicon Laboratories Inc. Performing low power refresh of a digital-to-analog converter circuit

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4195431A (en) * 1977-12-12 1980-04-01 Neufeld Eugene S Graphic displays employing electroluminescent panels
GB2053533B (en) * 1979-07-06 1983-05-18 Digital Equipment Corp Digital data communications device with standard option connection
US4317181A (en) * 1979-12-26 1982-02-23 Texas Instruments Incorporated Four mode microcomputer power save operation
JPS60227296A (ja) * 1984-04-25 1985-11-12 シャープ株式会社 表示制御方式
JPS6125184A (ja) * 1984-07-13 1986-02-04 株式会社　アスキ− 表示制御装置
US4652417A (en) * 1985-02-07 1987-03-24 Westinghouse Electric Corp. Fault-tolerant analog output network
JPS61213896A (ja) * 1985-03-19 1986-09-22 株式会社　アスキ− デイスプレイコントロ−ラ
US4922448A (en) * 1985-07-10 1990-05-01 Brother Kogyo Kabushiki Kaisha Word processing system having small-sized and large-sized displays for simultaneous display and automatic power shut-off circuit
US4842378A (en) * 1987-04-07 1989-06-27 Alphasil, Inc. Method of illuminating flat panel displays to provide CRT appearing displays
EP0295689B1 (en) * 1987-06-19 1995-03-29 Kabushiki Kaisha Toshiba Display controller for CRT/plasma display apparatus
JPH01191914A (ja) * 1988-01-27 1989-08-02 Toshiba Corp コンピュータシステム
US5196839A (en) * 1988-09-16 1993-03-23 Chips And Technologies, Inc. Gray scales method and circuitry for flat panel graphics display
JPH02100416A (ja) * 1988-10-06 1990-04-12 Pioneer Electron Corp 電子装置
US4980836A (en) * 1988-10-14 1990-12-25 Compaq Computer Corporation Apparatus for reducing computer system power consumption

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5896525A (en) * 1996-10-21 1999-04-20 Nec Corporation Microcomputer with controller operating in synchronism with external synchronous signal
JP2002543486A (ja) * 1999-04-26 2002-12-17 メディアキュー， インコーポレイテッド 集積デバイスを低電力状態からパワーアップする方法および装置

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