JPH0652006A - Testing instrument for information processor - Google Patents
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- JPH0652006A JPH0652006A JP4066647A JP6664792A JPH0652006A JP H0652006 A JPH0652006 A JP H0652006A JP 4066647 A JP4066647 A JP 4066647A JP 6664792 A JP6664792 A JP 6664792A JP H0652006 A JPH0652006 A JP H0652006A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、複数個の命令を乱数を
用いて任意に組合わせて作成した試験命令列の実行によ
って試験を行う情報処理装置の試験装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a test apparatus for an information processing apparatus for performing a test by executing a test instruction sequence created by arbitrarily combining a plurality of instructions using random numbers.
【０００２】[0002]
【従来の技術】複数個の命令を乱数を用いて任意に組合
わせて生成した試験命令列の実行によって試験を行う従
来の情報処理装置の試験装置は、エラーを検出したとき
に発生するエラー情報として、そのとき使用した試験命
令列と、その試験命令列の作成に使用した疑似乱数値
と、その試験命令列の実行のために用いたデータとを出
力している。また、特定の試験命令列を実行する場合
は、起動のとき、疑似乱数値を試験命令列の作成のため
の初期値として与えて試験命令列を作成している。2. Description of the Related Art A testing apparatus of a conventional information processing apparatus that performs a test by executing a test instruction sequence generated by arbitrarily combining a plurality of instructions with random numbers uses error information generated when an error is detected. The test instruction sequence used at that time, the pseudo-random number value used to create the test instruction sequence, and the data used to execute the test instruction sequence are output. When a specific test instruction sequence is executed, a pseudo-random number value is given as an initial value for creating the test instruction sequence at the time of activation to create the test instruction sequence.
【０００３】[0003]
【発明が解決しようとする課題】上述したような従来の
情報処理装置の試験装置は、エラーを検出したときに使
用していた試験命令列を再度実行しようとする場合、エ
ラー情報として出力された試験命令列の作成に使用した
疑似乱数値を、あらたな試験命令列の作成のため疑似乱
数値の初期値として与えて試験命令列を作成することに
なるため、エラーが訂正されたか否かを確認するために
複数の試験命令列を実行しようとすると、実行しようと
する試験命令列の数と同じ回数だけ試験装置に起動をか
けてエラーを検出した疑似乱数値を投入するか、また
は、エラーとなる疑似乱数値が登場するまで試験の実行
を継続しなければならず、効率的にエラーの修正の確認
を行うことができないという欠点を有している。In the conventional test apparatus for the information processing apparatus as described above, when the test instruction sequence used when the error is detected is to be executed again, it is output as error information. Since the pseudo-random number value used to create the test instruction sequence is given as the initial value of the pseudo-random number value to create a new test instruction sequence to create the test instruction sequence, it is necessary to check whether the error has been corrected. If you try to execute multiple test instruction sequences for confirmation, the test equipment is activated for the same number of times as the number of test instruction sequences to be executed, and the pseudo random number value in which the error is detected is input, or the error occurs. The test has to be continued until the appearance of the pseudo-random number value that becomes, and there is a drawback that the correction of the error cannot be efficiently confirmed.
【０００４】[0004]
【課題を解決するための手段】本発明の情報処理装置の
試験装置は、試験命令列とその試験命令列を実行するた
めの試験データ空間とを作成する試験命令列作成部と、
前記試験命令列を実行するシミュレータと、前記試験デ
ータ空間を使用して前記試験命令列を前記シミュレータ
および情報処理装置において並行して実行する試験命令
列実行部と、前記試験命令列実行部による前記試験命令
列の実行後前記情報処理装置の実行結果と前記シミュレ
ータの実行結果とを比較することによってエラーを検出
するエラー検出部と、前記エラー検出部におけるエラー
検出の結果エラー発生と判断したときエラー情報を出力
するエラー情報出力部と、前記エラー情報を記憶するエ
ラーデータ記憶部とを備えたものであり、前記エラー情
報を前記試験命令列を作成するときに使用した疑似乱数
値とし、前記試験命令列作成部において前記試験命令列
および前記試験データ空間を作成するとき、前記疑似乱
数値を用いるようにするか、または、前記エラー情報を
前記試験命令列および前記試験データ空間とし、前記試
験命令列作成部において前記試験命令列および前記試験
データ空間を読出すようにしたものである。A test apparatus for an information processing apparatus according to the present invention comprises a test instruction sequence creating section for producing a test instruction sequence and a test data space for executing the test instruction sequence,
A simulator that executes the test instruction sequence, a test instruction sequence execution unit that uses the test data space to execute the test instruction sequence in parallel in the simulator and the information processing device, and the test instruction sequence execution unit that executes the test instruction sequence. An error detection unit that detects an error by comparing the execution result of the information processing device with the execution result of the simulator after the execution of the test instruction sequence, and an error when it is determined that an error has occurred as a result of the error detection in the error detection unit An error information output unit that outputs information, and an error data storage unit that stores the error information, wherein the error information is a pseudo-random number value used when the test instruction sequence is created, and the test When the test sequence and the test data space are created in the command sequence creation unit, the pseudo random number value is used. Either, or the error information and the test instruction sequence and the test data space is obtained by the so read the test instruction sequence and the test data space in the test instruction sequence creation unit.
【０００５】[0005]
【実施例】次に、本発明の実施例について図面を参照し
て説明する。Embodiments of the present invention will now be described with reference to the drawings.
【０００６】図１は本発明の第一の実施例を示すブロッ
ク図、図２は図１の実施例の全体の動作を示す流れ図、
図３は図１の実施例の試験命令列作成動作を示す流れ図
である。FIG. 1 is a block diagram showing a first embodiment of the present invention, FIG. 2 is a flow chart showing the overall operation of the embodiment of FIG.
FIG. 3 is a flow chart showing the test instruction sequence creating operation of the embodiment of FIG.
【０００７】図１の試験装置１は、試験命令列作成部１
１と、シミュレータ１２と、試験命令列実行部１３と、
エラー検出部１４と、エラー情報出力部１５と、内部に
エラーデータ記憶領域１６ａを有するエラーデータ記憶
部１６とを有し、情報処理装置２に接続されてその試験
を行う。The test apparatus 1 shown in FIG. 1 includes a test instruction sequence creating section 1
1, a simulator 12, a test instruction sequence execution unit 13,
It has an error detection unit 14, an error information output unit 15, and an error data storage unit 16 having an error data storage area 16a inside, and is connected to the information processing device 2 to perform the test.
【０００８】上述のように構成された試験装置１は、図
２に示すように、まず、試験命令列作成部１１におい
て、試験命令列とその試験命令列を実行するための試験
データ空間とを作成する（ステップ２２）。次に、試験
命令列実行部１３により、シミュレータ１２および情報
処理装置２において、上記の試験データ空間を使用して
上記の試験命令列を並行して実行する（ステップ２
３）。この試験命令列実行部１３による試験命令列の実
行後、エラー検出部１４において情報処理装置２の実行
結果とシミュレータ１２の実行結果とを比較することに
よってエラーを検出する（ステップ２４）。エラー検出
部１４におけるエラー検出の結果、情報処理装置２の実
行結果とシミュレータ１２の実行結果とが一致しないと
きは、エラー発生と判断してステップ２５に移行し、エ
ラー情報出力部１５によってエラー情報を出力し、エラ
ーデータ記憶部１６においてエラーデータ記憶領域１６
ａにそのエラー情報を記憶する（ステップ２６）。エラ
ー検出部１４におけるエラー検出の結果、情報処理装置
２の実行結果とシミュレータ１２の実行結果とが一致し
たときは、エラー不発生と判断する。以上の処理を１サ
イクルとし、オペレータによる実行停止の指示があるま
で上記の動作を繰返えして実行する。このとき、試験命
令列と試験データ空間とをその都度疑似乱数によって作
成し直すことにより、種々の命令の組合わせによるエラ
ー検出を行う。エラー情報出力部１５によるエラー情報
としては、従来の試験装置と同様に、エラーを発生した
試験命令列に使用した疑似乱数値と、その試験命令列、
およびその試験命令列に実行に使用した試験データ空間
を出力する。また、エラーデータ記憶部１６は、エラー
を発生した試験命令列と、そのとき使用した試験データ
空間を作成するのに用いた疑似乱数値とを記憶する。な
お、エラーデータ記憶部１６による疑似乱数値の記憶動
作は、ステップ２５におけるエラー情報出力の後に必ら
ず実行され、オペレータによる実行停止の指示があるま
で、エラーが検出された回数だけ疑似乱数値が記憶され
る。本試験装置は、このようにエラー発生の原因となっ
た疑似乱数値をエラーデータ記憶部１６のエラーデータ
記憶領域１６ａに保持しているため、次回以降の本試験
装置の起動のとき、エラーデータ記憶領域１６ａに保持
している疑似乱数値を使用した試験命令列を反復して実
行することが可能となる。In the test apparatus 1 configured as described above, as shown in FIG. 2, first, in the test instruction sequence creating section 11, a test instruction sequence and a test data space for executing the test instruction sequence are provided. Create (step 22). Next, the test instruction sequence execution unit 13 executes the above test instruction sequences in parallel in the simulator 12 and the information processing device 2 using the above test data space (step 2).
3). After execution of the test instruction sequence by the test instruction sequence execution unit 13, the error detection unit 14 detects an error by comparing the execution result of the information processing device 2 with the execution result of the simulator 12 (step 24). As a result of the error detection in the error detection unit 14, when the execution result of the information processing device 2 and the execution result of the simulator 12 do not match, it is determined that an error has occurred, the process proceeds to step 25, and the error information output unit 15 outputs the error information. Is output, and the error data storage unit 16 outputs the error data storage area 16
The error information is stored in a (step 26). As a result of error detection by the error detection unit 14, when the execution result of the information processing device 2 and the execution result of the simulator 12 match, it is determined that no error has occurred. The above process is defined as one cycle, and the above operation is repeated until the operator gives an instruction to stop the execution. At this time, the test instruction sequence and the test data space are recreated by pseudo-random numbers each time, thereby performing error detection by combining various instructions. The error information output by the error information output unit 15 is the pseudo random number value used for the test instruction sequence in which an error has occurred and the test instruction sequence, as in the conventional test apparatus.
And the test data space used for execution to the test instruction sequence. The error data storage unit 16 also stores the test instruction sequence in which an error has occurred and the pseudo random number value used to create the test data space used at that time. The operation of storing the pseudo random number value by the error data storage unit 16 is always executed after the output of the error information in step 25, and the pseudo random number value is detected by the number of times the error is detected until the operator gives an instruction to stop the execution. Is memorized. Since the test apparatus holds the pseudo-random number value that has caused the error in this way in the error data storage area 16a of the error data storage unit 16, the error data will be stored at the next start of the test apparatus. It is possible to repeatedly execute the test instruction sequence using the pseudo random number value held in the storage area 16a.
【０００９】次に、試験命令列作成部１１における試験
命令列の作成動作について、図３を参照して詳細に説明
する。Next, the test instruction sequence creating operation in the test instruction sequence creating section 11 will be described in detail with reference to FIG.
【００１０】試験装置１による試験の開始のとき、まず
試験命令列作成部１１において、組立て済み試験命令総
数の判別処理を行い、組立て済み試験命令総数が、試験
命令総数に到達しているか否かを判別する（ステップ３
１）。最初の実行のときは、まだ作成されている試験命
令列がないため、組立て済み試験命令総数が試験命令総
数に到達していないと判断し、ステップ３３に移行して
エラーデータを保有しているか否かの判別処理を行う。
ステップ３３のエラーデータ保有判別処理は、以前の試
験の実行のときにエラーが検出されて、疑似乱数値がエ
ラーデータとしてエラーデータ記憶領域１６ａに保持さ
れているか否かの判別を行う。例えば始めての試験の実
行のため、まだエラーデータがエラーデータ記憶領域１
６ａに保持されていないときは、エラーデータの保有な
しとしてステップ３５に移行し、ステップ３５において
疑似乱数ｊを発生する処理を行う。ステップ３３におい
てエラーデータがエラーデータ記憶領域１６ａに保持さ
れていると判別したときは、ステップ３４に移行し、試
験対象命令を選別するためにエラーデータ記憶領域１６
ａから疑似乱数ｊを読込む。ステップ３４またはステッ
プ３５において疑似乱数ｊが決定すると、ステップ３６
に移行して疑似乱数ｊを試験命令列に組込む処理を行
い、ステップ３１に戻る。以上の処理を繰返えし、組立
て済み試験命令総数が試験命令総数に等しくなったと
き、ステップ３２に移行して先に作成した試験命令列の
実行に使用するためのに試験データ空間を作成する。At the start of the test by the test apparatus 1, first, the test instruction sequence creating section 11 performs a determination process of the total number of assembled test instructions to determine whether the total number of assembled test instructions has reached the total number of test instructions. Is determined (step 3
1). At the first execution, it is determined that the total number of assembled test instructions has not reached the total number of test instructions because there is no test instruction sequence that has been created yet, and the process proceeds to step 33 to store error data. A determination process of whether or not it is performed.
The error data possession determination processing in step 33 determines whether or not an error has been detected during the execution of the previous test and the pseudo random number value is stored as error data in the error data storage area 16a. For example, for the first test execution, the error data is still in the error data storage area 1
If it is not held in 6a, it is determined that the error data is not held and the process proceeds to step 35, and the process of generating the pseudo random number j is performed in step 35. When it is determined in step 33 that the error data is held in the error data storage area 16a, the process proceeds to step 34, and the error data storage area 16 is selected to select the test target instruction.
Read a pseudo random number j from a. When the pseudo random number j is determined in step 34 or step 35, step 36
Then, the process proceeds to step 31 to incorporate the pseudo random number j into the test instruction sequence, and the process returns to step 31. The above process is repeated, and when the total number of assembled test instructions becomes equal to the total number of test instructions, the process shifts to step 32 to create a test data space to be used for executing the test instruction sequence created previously. To do.
【００１１】試験命令列実行部１３による試験命令列の
実行は、シミュレータ１２および情報処理装置２におい
て、上記の試験データ空間を使用して上記の試験命令列
を並行して実行される。これに続くエラー検出部１４に
おけるエラー検出は、情報処理装置２の実行結果とシミ
ュレータ１２の実行結果との間に差異が生じていない
か、および、試験命令列の実行中に検出された例外が同
じであるか否かを判別することによって行う。エラー検
出部１４においてエラー不発生と判断されたときは、再
びステップ２２に戻って試験命令列作成動作を行い、エ
ラー発生と判断されたときは、既述のように、エラー情
報出力部１５によってエラー情報を出力し、エラーデー
タ記憶部１６においてエラーデータ記憶領域１６ａにエ
ラー情報を記憶する。The execution of the test instruction sequence by the test instruction sequence execution unit 13 is executed in parallel in the simulator 12 and the information processing device 2 using the test data space described above. In the error detection in the error detection unit 14 that follows, whether there is a difference between the execution result of the information processing device 2 and the execution result of the simulator 12, and whether the exception detected during the execution of the test instruction sequence is This is performed by determining whether they are the same. When the error detection unit 14 determines that no error has occurred, the process returns to step 22 to perform the test instruction sequence creating operation, and when it is determined that an error has occurred, as described above, the error information output unit 15 performs The error information is output, and the error data storage unit 16 stores the error information in the error data storage area 16a.
【００１２】図４は本発明の第二の実施例の試験命令列
作成動作を示す流れ図である。FIG. 4 is a flow chart showing the test instruction sequence creating operation of the second embodiment of the present invention.
【００１３】本発明の第二の実施例は、第一の実施例と
は試験命令列作成のときに使用するデータが異なり、従
って試験命令列作成のときの動作が異なるのみであるの
で、その点についてのみ説明する。The second embodiment of the present invention differs from the first embodiment in the data used when creating a test instruction sequence, and therefore only the operation when creating a test instruction sequence differs. Only the points will be described.
【００１４】本実施例は、図４に示すように、試験装置
１による試験の開始のとき、まず試験命令列作成部１１
において、エラーデータを保有しているか否かの判別処
理を行う（ステップ４１）。この処理は、以前の試験の
実行のときにエラーが検出されて、試験命令列およびそ
の試験命令列を実行するための試験データ空間がエラー
データとしてエラーデータ記憶領域１６ａに保持されて
いるか否かの判別を行う。以前の試験の実行のときにエ
ラーが検出されて試験命令列および試験データ空間がエ
ラーデータ記憶領域１６ａに保持されている場合は、エ
ラーデータの保有ありとしてステップ４２に移行し、ス
テップ４２においてエラーデータの読込み処理を行う。
この処理は、試験命令列およびその試験命令列を実行す
るための試験データ空間をエラーデータ記憶領域１６ａ
から読出す処理であり、この処理の終了後図２のステッ
プ２３に移行する。例えば初めての試験の実行のため、
まだエラーデータ記憶領域１６ａにエラーデータがない
場合は、エラーデータの保有なしとしてステップ４３に
移行し、組立て済み試験命令総数の判別処理を行う。こ
の判別処理は、組立て済み試験命令総数が試験命令総数
に到達しているか否かを判別することによって行う。初
の実行のときには、まだ作成されている試験命令列がな
いため、組立て済み試験命令総数が試験命令総数に到達
していないと判断してステップ４５に移行し、ステップ
４５において疑似乱数ｊを発生する処理を行う。疑似乱
数ｊが決定すると、ステップ４６に移行して疑似乱数ｊ
を試験命令列に組込む処理を行い、ステップ４１に戻
る。以上の処理を繰返えし、組立て済み試験命令総数が
試験命令総数に等しくなったとき、ステップ４４に移行
して先に作成した試験命令列の実行に使用するためのに
試験データ空間を作成する。試験データ空間の作成が終
了すると、図２のステップ２３に移行する。In the present embodiment, as shown in FIG. 4, at the start of the test by the test apparatus 1, first, the test instruction sequence creating section 11
In step S41, it is determined whether or not the error data is held. In this process, whether or not an error is detected during the execution of the previous test and the test instruction sequence and the test data space for executing the test instruction sequence are held as error data in the error data storage area 16a. Is determined. If an error is detected during the execution of the previous test and the test instruction string and the test data space are held in the error data storage area 16a, it is determined that there is error data and the process proceeds to step 42. Perform data read processing.
In this processing, a test instruction sequence and a test data space for executing the test instruction sequence are set in the error data storage area 16a.
This is the process for reading from the. From the end of this process, the process proceeds to step 23 in FIG. For example, for the first test run,
If there is still no error data in the error data storage area 16a, it is determined that the error data is not held and the process proceeds to step 43 to perform the determination process of the total number of assembled test instructions. This determination processing is performed by determining whether or not the total number of assembled test instructions has reached the total number of test instructions. At the time of the first execution, since there is no test instruction sequence that has been created yet, it is determined that the total number of assembled test instructions has not reached the total number of test instructions, and the process proceeds to step 45, and a pseudo random number j is generated at step 45. Perform processing to When the pseudo random number j is determined, the process proceeds to step 46 and the pseudo random number j
Is incorporated into the test instruction sequence, and the process returns to step 41. The above process is repeated, and when the total number of assembled test instructions becomes equal to the total number of test instructions, the process moves to step 44 to create a test data space to be used for executing the test instruction sequence created previously. To do. When the creation of the test data space is completed, the process moves to step 23 in FIG.
【００１５】本実施例の場合は、試験命令列および試験
データ空間をエラーデータとして保持しているため、エ
ラーの修正の確認のときに試験命令列を再作成する必要
がなく、試験装置の使用時間を短縮できる。In the case of the present embodiment, since the test instruction sequence and the test data space are held as error data, it is not necessary to recreate the test instruction sequence when confirming the correction of the error, and the test apparatus can be used. You can save time.
【００１６】[0016]
【発明の効果】以上説明したように、本発明の情報処理
装置の試験装置は、エラーを発生する原因となった試験
命令列の作成に使用した全ての疑似乱数または試験命令
列と試験データ空間を記憶しておき、それらを利用して
試験命令列または試験データ空間の作成を行うようにす
ることにより、エラーを発生する原因となった試験命令
列を再度実行しようとするとき、その試験命令列のみを
選択して実行することが可能になるという効果があり、
従ってエラーの修正の確認を効率的に行うことができる
という効果がある。As described above, the test apparatus for the information processing apparatus according to the present invention uses all the pseudo-random numbers or test instruction sequences and the test data space used to create the test instruction sequence causing the error. Is stored and used to create a test instruction sequence or test data space, and when the test instruction sequence that caused the error is to be executed again, the test instruction sequence There is an effect that it is possible to select and execute only columns,
Therefore, there is an effect that the confirmation of error correction can be efficiently performed.
【図１】本発明の第一の実施例を示すブロック図であ
る。FIG. 1 is a block diagram showing a first embodiment of the present invention.
【図２】図１の実施例の全体の動作を示す流れ図であ
る。FIG. 2 is a flowchart showing the overall operation of the embodiment shown in FIG.
【図３】図１の実施例の試験命令列作成動作を示す流れ
図である。FIG. 3 is a flowchart showing a test instruction sequence creating operation in the embodiment of FIG.
【図４】本発明の第二の実施例の試験命令列作成動作を
示す流れ図である。FIG. 4 is a flow chart showing a test instruction sequence creating operation of the second exemplary embodiment of the present invention.
１ 試験装置 ２ 情報処理装置 １１ 試験命令列作成部 １２ シミュレータ １３ 試験命令列実行部 １４ エラー検出部 １５ エラー情報出力部 １６ エラーデータ記憶部 １６ａ エラーデータ記憶領域 ２２〜２６・３１〜３６・４１〜４６ ステップ DESCRIPTION OF SYMBOLS 1 test apparatus 2 information processing apparatus 11 test instruction sequence creation unit 12 simulator 13 test instruction sequence execution unit 14 error detection unit 15 error information output unit 16 error data storage unit 16a error data storage area 22 to 26, 31 to 36, 41 to 41 46 steps
Claims (2)
ための試験データ空間とを作成する試験命令列作成部
と、前記試験命令列を実行するシミュレータと、前記試
験データ空間を使用して前記試験命令列を前記シミュレ
ータおよび情報処理装置において並行して実行する試験
命令列実行部と、前記試験命令列実行部による前記試験
命令列の実行後前記情報処理装置の実行結果と前記シミ
ュレータの実行結果とを比較することによってエラーを
検出するエラー検出部と、前記エラー検出部におけるエ
ラー検出の結果エラー発生と判断したときエラー情報を
出力するエラー情報出力部と、前記エラー情報を記憶す
るエラーデータ記憶部とを備え、前記エラー情報を前記
試験命令列を作成するときに使用した疑似乱数値とし、
前記試験命令列作成部において前記試験命令列および前
記試験データ空間を作成するとき、前記疑似乱数値を用
いることを特徴とする情報処理装置の試験装置。1. A test instruction sequence creating unit for producing a test instruction sequence and a test data space for executing the test instruction sequence, a simulator for executing the test instruction sequence, and the test data space are used. A test instruction sequence execution unit that executes the test instruction sequence in parallel in the simulator and the information processing device, and an execution result of the information processing device and execution of the simulator after the test instruction sequence execution unit executes the test instruction sequence. An error detection unit that detects an error by comparing the result, an error information output unit that outputs error information when it is determined that an error has occurred as a result of error detection in the error detection unit, and error data that stores the error information A storage unit, the error information is a pseudo-random number value used when creating the test instruction sequence,
A test apparatus for an information processing apparatus, wherein the pseudo-random number value is used when the test instruction string and the test data space are created by the test instruction string creating unit.
ための試験データ空間とを作成する試験命令列作成部
と、前記試験命令列を実行するシミュレータと、前記試
験データ空間を使用して前記試験命令列を前記シミュレ
ータおよび情報処理装置において並行して実行する試験
命令列実行部と、前記試験命令列実行部による前記試験
命令列の実行後前記情報処理装置の実行結果と前記シミ
ュレータの実行結果とを比較することによってエラーを
検出するエラー検出部と、前記エラー検出部におけるエ
ラー検出の結果エラー発生と判断したときエラー情報を
出力するエラー情報出力部と、前記エラー情報を記憶す
るエラーデータ記憶部とを備え、前記エラー情報を前記
試験命令列および前記試験データ空間とし、前記試験命
令列作成部において前記試験命令列および前記試験デー
タ空間を読出すことを特徴とする情報処理装置の試験装
置。2. A test instruction sequence creating unit for creating a test instruction sequence and a test data space for executing the test instruction sequence, a simulator for executing the test instruction sequence, and the test data space are used. A test instruction sequence execution unit that executes the test instruction sequence in parallel in the simulator and the information processing device, and an execution result of the information processing device and execution of the simulator after the test instruction sequence execution unit executes the test instruction sequence. An error detection unit that detects an error by comparing the result, an error information output unit that outputs error information when it is determined that an error has occurred as a result of error detection in the error detection unit, and error data that stores the error information A storage unit, wherein the error information is the test instruction sequence and the test data space, A test apparatus for an information processing apparatus, which reads a test instruction sequence and the test data space.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4066647A JPH0652006A (en) | 1992-03-25 | 1992-03-25 | Testing instrument for information processor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4066647A JPH0652006A (en) | 1992-03-25 | 1992-03-25 | Testing instrument for information processor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0652006A true JPH0652006A (en) | 1994-02-25 |
Family
ID=13321903
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4066647A Withdrawn JPH0652006A (en) | 1992-03-25 | 1992-03-25 | Testing instrument for information processor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0652006A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100896274B1 (en) * | 2002-07-10 | 2009-05-07 | 엘지전자 주식회사 | Pseudo Random Code Generator |
-
1992
- 1992-03-25 JP JP4066647A patent/JPH0652006A/en not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100896274B1 (en) * | 2002-07-10 | 2009-05-07 | 엘지전자 주식회사 | Pseudo Random Code Generator |
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