JPH0652056A - キャシュメモリシステム - Google Patents
キャシュメモリシステムInfo
- Publication number
- JPH0652056A JPH0652056A JP4200977A JP20097792A JPH0652056A JP H0652056 A JPH0652056 A JP H0652056A JP 4200977 A JP4200977 A JP 4200977A JP 20097792 A JP20097792 A JP 20097792A JP H0652056 A JPH0652056 A JP H0652056A
- Authority
- JP
- Japan
- Prior art keywords
- cache memory
- cache
- memory control
- directory
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】
【目的】 直列に複数段備えたキャシュメモリ制御装置
の記憶容量を有効活用したキャシュメモリシステムを提
供する。 【構成】 ＣＰＵ等の上位装置と記憶装置との間に、複
数のキャシュメモリ制御装置を直列に接続したキャシュ
メモリシステムにおいて、前記キャシュメモリ制御装置
のうち１つのキャシュメモリ制御装置内に、他のキャシ
ュメモリ制御装置内のキャシュディレクトリを具備す
る。
の記憶容量を有効活用したキャシュメモリシステムを提
供する。 【構成】 ＣＰＵ等の上位装置と記憶装置との間に、複
数のキャシュメモリ制御装置を直列に接続したキャシュ
メモリシステムにおいて、前記キャシュメモリ制御装置
のうち１つのキャシュメモリ制御装置内に、他のキャシ
ュメモリ制御装置内のキャシュディレクトリを具備す
る。
Description
【０００１】
【産業上の利用分野】本願発明は、複数のキャシュメモ
リを備えたキャシュメモリシステムに係り、特にその複
数のキャシュメモリを直列に接続したときにキャシュメ
モリを有効活用するための手段を備えたキャシュメモリ
システムに関する。
リを備えたキャシュメモリシステムに係り、特にその複
数のキャシュメモリを直列に接続したときにキャシュメ
モリを有効活用するための手段を備えたキャシュメモリ
システムに関する。
【０００２】
【従来の技術】従来のコンピュータシステムは、主記憶
装置等の高速メモリを備えた上位装置と、低速メモリを
備えた磁気ディスク装置との間に、高速化のためにキャ
シュメモリ制御装置が接続されたものが一般的であっ
た。前記上位装置は、磁気記憶装置装置へデータ読み出
しを命令すると、読み出されたデータはキャシュメモリ
制御装置を介し、上位装置へ送られる。同時に、キャシ
ュメモリ制御装置は、そのデータを保持し、そのデータ
を常駐させ続けていた。
装置等の高速メモリを備えた上位装置と、低速メモリを
備えた磁気ディスク装置との間に、高速化のためにキャ
シュメモリ制御装置が接続されたものが一般的であっ
た。前記上位装置は、磁気記憶装置装置へデータ読み出
しを命令すると、読み出されたデータはキャシュメモリ
制御装置を介し、上位装置へ送られる。同時に、キャシ
ュメモリ制御装置は、そのデータを保持し、そのデータ
を常駐させ続けていた。
【０００３】前記キャシュメモリ制御装置の内部には、
データ記憶容量は小さいが、高速アクセス可能なキャシ
ュメモリと前記キャシュメモリのディレクトリを示すキ
ャシュディレクトリとこれらを制御する手段とを備えて
おり、一度保持したデータを再度読み出す際、磁気ディ
スク装置にアクセスせずキャシュメモリで保持されたデ
ータを読み出すことにより、システム全体の処理速度を
向上させていた。
データ記憶容量は小さいが、高速アクセス可能なキャシ
ュメモリと前記キャシュメモリのディレクトリを示すキ
ャシュディレクトリとこれらを制御する手段とを備えて
おり、一度保持したデータを再度読み出す際、磁気ディ
スク装置にアクセスせずキャシュメモリで保持されたデ
ータを読み出すことにより、システム全体の処理速度を
向上させていた。
【０００４】また、キャシュメモリの記憶容量が一杯に
なると、古くて使用頻度の低い保持データを追い出し、
新たなデータを書き込むＬＲＵ(least recently used)
方式というアルゴリズムが一般的に使われている。
なると、古くて使用頻度の低い保持データを追い出し、
新たなデータを書き込むＬＲＵ(least recently used)
方式というアルゴリズムが一般的に使われている。
【０００５】ところで、近年の磁気記憶装置は、このキ
ャシュメモリ制御装置を内蔵したものがあり、この磁気
記憶装置とキャシュメモリ制御装置とを直列に配置した
コンピュータシステムが多くなってきた。その構成図を
図２に示し説明する。
ャシュメモリ制御装置を内蔵したものがあり、この磁気
記憶装置とキャシュメモリ制御装置とを直列に配置した
コンピュータシステムが多くなってきた。その構成図を
図２に示し説明する。
【０００６】バス５で上位装置１３と、バス６で磁気記
憶装置１２と接続されている２次キャシュメモリ制御装
置１は、２次キャシュディレクトリ３と２次キャシュメ
モリ４を具備している。２次キャシュディレクトリ３と
２次キャシュメモリ４は、通常ＳＲＡＭによって構成さ
れる。２次キャシュディレクトリ３は、２次キャシュメ
モリ４内に保持されるデータの保持位置を示すアドレス
などを持つ。
憶装置１２と接続されている２次キャシュメモリ制御装
置１は、２次キャシュディレクトリ３と２次キャシュメ
モリ４を具備している。２次キャシュディレクトリ３と
２次キャシュメモリ４は、通常ＳＲＡＭによって構成さ
れる。２次キャシュディレクトリ３は、２次キャシュメ
モリ４内に保持されるデータの保持位置を示すアドレス
などを持つ。
【０００７】前記磁気記憶装置１２は１次キャシュメモ
リ制御装置８と磁気ディスク装置１１を備えている。磁
気ディスク装置１１は、内部バス７で１次キャシュメモ
リ制御装置８と接続されている。１次キャシュディレク
トリ９と１次キャシュメモリ１０とを備える１次キャシ
ュメモリ制御装置８は、２次キャシュメモリ制御装置１
と同一の処理動作を行なうので詳細は省略する。
リ制御装置８と磁気ディスク装置１１を備えている。磁
気ディスク装置１１は、内部バス７で１次キャシュメモ
リ制御装置８と接続されている。１次キャシュディレク
トリ９と１次キャシュメモリ１０とを備える１次キャシ
ュメモリ制御装置８は、２次キャシュメモリ制御装置１
と同一の処理動作を行なうので詳細は省略する。
【０００８】ここで、本システムの動作を簡単に説明す
る。上位装置１３からデータの読みだしコマンド、アド
レスがバス５を介し、２次キャシュメモリ制御装置１へ
送られる。送られてきたアドレスは２次キャシュメモリ
制御装置１内の２次キャシュディレクトリ３と比較され
る。比較結果の一致するものがあれば、そのアドレスに
対応する２次キャシュメモリ４内のデータをバス５を介
し、上位装置１３へ出力する。比較結果の一致するもの
がなければ、読みだしコマンド、アドレスを磁気記憶装
置１２内の１次キャシュメモリ制御装置８へ、バス６を
介し、送出される。送られてきたアドレスはキャシュメ
モリ制御装置８内の１次キャシュディレクトリ９と比較
される。比較結果の一致するものがあれば、そのアドレ
スに対応する１次キャシュメモリ１０内のデータをバス
６、２次キャシュメモリ制御装置１、バス５を介し、上
位装置１３へ出力する。比較結果の一致するものがなけ
れば、読みだしコマンド、アドレスを磁気記憶装置１２
内の磁気ディスク装置１１へ、バス７を介し送出され
る。磁気ディスク装置１１は送られてきたアドレスに基
づきデータを上位装置１３へ出力する。この際、通過す
る各キャシュメモリ制御装置１、８へ記憶領域の空きが
あれば、読み出されたデータとそのアドレスを保持す
る。もし、通過する各キャシュメモリ制御装置１、８の
記憶容量が満杯なら、ＬＲＵ方式に基づき、使用頻度が
低く古くなったデータをはき出し、容量を確保した後に
キャシュメモリへ登録していた。
る。上位装置１３からデータの読みだしコマンド、アド
レスがバス５を介し、２次キャシュメモリ制御装置１へ
送られる。送られてきたアドレスは２次キャシュメモリ
制御装置１内の２次キャシュディレクトリ３と比較され
る。比較結果の一致するものがあれば、そのアドレスに
対応する２次キャシュメモリ４内のデータをバス５を介
し、上位装置１３へ出力する。比較結果の一致するもの
がなければ、読みだしコマンド、アドレスを磁気記憶装
置１２内の１次キャシュメモリ制御装置８へ、バス６を
介し、送出される。送られてきたアドレスはキャシュメ
モリ制御装置８内の１次キャシュディレクトリ９と比較
される。比較結果の一致するものがあれば、そのアドレ
スに対応する１次キャシュメモリ１０内のデータをバス
６、２次キャシュメモリ制御装置１、バス５を介し、上
位装置１３へ出力する。比較結果の一致するものがなけ
れば、読みだしコマンド、アドレスを磁気記憶装置１２
内の磁気ディスク装置１１へ、バス７を介し送出され
る。磁気ディスク装置１１は送られてきたアドレスに基
づきデータを上位装置１３へ出力する。この際、通過す
る各キャシュメモリ制御装置１、８へ記憶領域の空きが
あれば、読み出されたデータとそのアドレスを保持す
る。もし、通過する各キャシュメモリ制御装置１、８の
記憶容量が満杯なら、ＬＲＵ方式に基づき、使用頻度が
低く古くなったデータをはき出し、容量を確保した後に
キャシュメモリへ登録していた。
【０００９】なお、ここでは１次キャシュメモリ制御装
置を内蔵した磁気記憶装置を示したが、１次キャシュメ
モリ制御装置が外部にあっても全く同様な処理が行なわ
れていた。
置を内蔵した磁気記憶装置を示したが、１次キャシュメ
モリ制御装置が外部にあっても全く同様な処理が行なわ
れていた。
【００１０】
【発明が解決しようとする課題】このように上位装置と
磁気ディスク装置との間に、直列に複数接続されたキャ
シュメモリ制御装置を備えたキャシュメモリシステム
は、それぞれのキャシュメモリ制御装置で保持されるデ
ータがほぼ同一である可能性が高く、複数のキャシュメ
モリ制御装置を備えても記憶容量は単一のキャシュメモ
リ制御装置の容量とほぼ変わりないため、キャシュメモ
リが有効に活用されない。
磁気ディスク装置との間に、直列に複数接続されたキャ
シュメモリ制御装置を備えたキャシュメモリシステム
は、それぞれのキャシュメモリ制御装置で保持されるデ
ータがほぼ同一である可能性が高く、複数のキャシュメ
モリ制御装置を備えても記憶容量は単一のキャシュメモ
リ制御装置の容量とほぼ変わりないため、キャシュメモ
リが有効に活用されない。
【００１１】また、キャシュメモリ制御装置を内蔵した
磁気記憶装置を使用した場合、磁気記憶装置に内蔵され
るキャシュメモリのサイズが固定的になり、サイズを大
きくしたい時、上述したように直列に２次キャシュメモ
リ制御装置を接続させるが、２次キャシュメモリは１次
キャシュメモリに在るデータをほぼ含むことになり、キ
ャシュメモリの無駄が生じる。本願発明は、以上の点に
鑑み、直列に複数段備えたキャシュメモリ制御装置の記
憶容量を有効活用したキャシュメモリシステムを提供す
る。
磁気記憶装置を使用した場合、磁気記憶装置に内蔵され
るキャシュメモリのサイズが固定的になり、サイズを大
きくしたい時、上述したように直列に２次キャシュメモ
リ制御装置を接続させるが、２次キャシュメモリは１次
キャシュメモリに在るデータをほぼ含むことになり、キ
ャシュメモリの無駄が生じる。本願発明は、以上の点に
鑑み、直列に複数段備えたキャシュメモリ制御装置の記
憶容量を有効活用したキャシュメモリシステムを提供す
る。
【００１２】
【課題を解決するための手段】上記目的を達成するため
に、本願発明のキャシュメモリシステムは、
に、本願発明のキャシュメモリシステムは、
【００１３】処理速度の早いＣＰＵ等の上位装置と処理
速度の遅い記憶装置との間に、データを保持するキャシ
ュメモリとそのデータの保持位置を示すキャシュディレ
クトリを備えたキャシュメモリ制御装置を、直列に複数
個接続されたキャシュメモリシステムにおいて、前記キ
ャシュメモリ制御装置のうち１つのキャシュメモリ制御
装置内に、他のキャシュメモリ制御装置内のキャシュデ
ィレクトリを具備する。また、第２の本願発明のキャシ
ュメモリシステムは、
速度の遅い記憶装置との間に、データを保持するキャシ
ュメモリとそのデータの保持位置を示すキャシュディレ
クトリを備えたキャシュメモリ制御装置を、直列に複数
個接続されたキャシュメモリシステムにおいて、前記キ
ャシュメモリ制御装置のうち１つのキャシュメモリ制御
装置内に、他のキャシュメモリ制御装置内のキャシュデ
ィレクトリを具備する。また、第２の本願発明のキャシ
ュメモリシステムは、
【００１４】ＣＰＵ等の上位装置と、データを保持する
キャシュメモリとそのデータの保持位置を示すキャシュ
ディレクトリを備えたキャシュメモリ制御装置を備えた
磁気記憶装置と、前記上位装置と前記磁気記憶装置との
間に接続され、前記キャシュメモリ制御装置とは別の２
次キャシュメモリ制御装置を備えたキャシュメモリシス
テムにおいて、前記２次キャシュメモリ制御装置内に、
磁気記憶装置内のキャシュディレクトリと同一のキャシ
ュディレクトリを付加する。
キャシュメモリとそのデータの保持位置を示すキャシュ
ディレクトリを備えたキャシュメモリ制御装置を備えた
磁気記憶装置と、前記上位装置と前記磁気記憶装置との
間に接続され、前記キャシュメモリ制御装置とは別の２
次キャシュメモリ制御装置を備えたキャシュメモリシス
テムにおいて、前記２次キャシュメモリ制御装置内に、
磁気記憶装置内のキャシュディレクトリと同一のキャシ
ュディレクトリを付加する。
【００１５】
【作用】上記のように１次キャシュメモリ装置の内部に
１次ディレクトリ以外に、他のキャシュディレクトリを
付加したので、２次キャシュメモリ以外の他のキャシュ
メモリ（例えば１次キャシュ）に２次キャシュメモリと
同じデ−タを記憶しないように制御できる。
１次ディレクトリ以外に、他のキャシュディレクトリを
付加したので、２次キャシュメモリ以外の他のキャシュ
メモリ（例えば１次キャシュ）に２次キャシュメモリと
同じデ−タを記憶しないように制御できる。
【００１６】
【実施例】以下本発明によるキャシュメモリ制御装置の
一実施例を図１及び図２を参照して説明する。なお、従
来の構成と同一構成には同一符号を付けて詳細な説明は
省略する。
一実施例を図１及び図２を参照して説明する。なお、従
来の構成と同一構成には同一符号を付けて詳細な説明は
省略する。
【００１７】２次キャシュメモリ制御装置１は２次キャ
シュメモリ４と１次キャシュディレクトリ２と２次キャ
シュディレクトリ３とを備えている。２次キャシュメモ
リ４は、２次キャシュディレクトリ３と対応している。
１次キャシュディレクトリ２は、２次キャシュメモリ制
御装置１内に対応するキャシュメモリを持たず、磁気記
憶装置１２内の１次キャシュディレクトリ９と同一の情
報を備えている。次に図２に示す回路の動作について説
明する。
シュメモリ４と１次キャシュディレクトリ２と２次キャ
シュディレクトリ３とを備えている。２次キャシュメモ
リ４は、２次キャシュディレクトリ３と対応している。
１次キャシュディレクトリ２は、２次キャシュメモリ制
御装置１内に対応するキャシュメモリを持たず、磁気記
憶装置１２内の１次キャシュディレクトリ９と同一の情
報を備えている。次に図２に示す回路の動作について説
明する。
【００１８】初期状態ではキャシュメモリ４、１０は共
に空きの状態であるから、上位装置１３からの要求があ
れば１次キャシュメモリ１０は磁気ディスク１１から該
当するデ−タを読み出す。１次キャシュディレクトリ９
にその状態がセットされ、その後１次キャシュディレク
トリ２へも同一情報がセットされる。
に空きの状態であるから、上位装置１３からの要求があ
れば１次キャシュメモリ１０は磁気ディスク１１から該
当するデ−タを読み出す。１次キャシュディレクトリ９
にその状態がセットされ、その後１次キャシュディレク
トリ２へも同一情報がセットされる。
【００１９】一方、２次キャシュメモリ制御装置１も、
２次キャシュディレクトリ３を用いて１次キャシュメモ
リ制御手段８と同様の動作を行ってもよい。これは従来
のキャシュメモリ制御装置１、８における処理と同様の
処理である。ただし、説明の簡略化のために２次キャシ
ュディレクトリ３は、無効化されているとする。デ−タ
転送が繰り返し行なわれると、１次キャシュメモリ１０
に空きがなくなるため、１次キャシュメモリ１０から旧
いデ−タを吐き出す必要がある。
２次キャシュディレクトリ３を用いて１次キャシュメモ
リ制御手段８と同様の動作を行ってもよい。これは従来
のキャシュメモリ制御装置１、８における処理と同様の
処理である。ただし、説明の簡略化のために２次キャシ
ュディレクトリ３は、無効化されているとする。デ−タ
転送が繰り返し行なわれると、１次キャシュメモリ１０
に空きがなくなるため、１次キャシュメモリ１０から旧
いデ−タを吐き出す必要がある。
【００２０】上位装置１３からの要求デ−タが、１次キ
ャシュメモリ制御装置８に存在せず（ミスヒット）かつ
満杯になっていた場合、バス７を通して磁気ディスク１
１からデ−タが１次キャシュメモリ１０に入る。これと
同時にＬＲＵによって１次キャシュメモリ１０から吐き
出されたデ−タはバス６を通って２次キャシュディレク
トリ３を生成し、２次キャシュメモリ４に蓄えられる。
同時に、１次キャシュディレクトリ９が変更された部分
を１次キャシュディレクトリ２でも同じく変更される。
ャシュメモリ制御装置８に存在せず（ミスヒット）かつ
満杯になっていた場合、バス７を通して磁気ディスク１
１からデ−タが１次キャシュメモリ１０に入る。これと
同時にＬＲＵによって１次キャシュメモリ１０から吐き
出されたデ−タはバス６を通って２次キャシュディレク
トリ３を生成し、２次キャシュメモリ４に蓄えられる。
同時に、１次キャシュディレクトリ９が変更された部分
を１次キャシュディレクトリ２でも同じく変更される。
【００２１】このように、２次キャシュメモリ制御装置
１の内部に、１次キャシュディレクトリを持つことによ
り、２次キャシュメモリ制御システム１は、１次キャシ
ュディレクトリ２、２次キャシュディレクトリをキャシ
ュメモリ３に登録するか否かの条件とすることができる
ため、２次キャシュメモリ３は１次キャシュメモリ１０
とは別のデータを登録することができる。また、本実施
例のようにキャシュを内蔵した磁気記憶装置を用いる
と、内蔵のキャシュの容量は可変できないので、より効
果的である。
１の内部に、１次キャシュディレクトリを持つことによ
り、２次キャシュメモリ制御システム１は、１次キャシ
ュディレクトリ２、２次キャシュディレクトリをキャシ
ュメモリ３に登録するか否かの条件とすることができる
ため、２次キャシュメモリ３は１次キャシュメモリ１０
とは別のデータを登録することができる。また、本実施
例のようにキャシュを内蔵した磁気記憶装置を用いる
と、内蔵のキャシュの容量は可変できないので、より効
果的である。
【００２２】
【発明の効果】以上の説明のように、この発明のキャシ
ュメモリシステムは、どれか１つのキャシュメモリ制御
装置内に他のキャシュディレクトリを付加することによ
り、そのキャッシュメモリ制御装置で各キャシュメモリ
全体の管理ができるので、重複デ−タが各キャシュメモ
リに保持されることを回避して、キャシュメモリの効率
を上ることが可能となる。
ュメモリシステムは、どれか１つのキャシュメモリ制御
装置内に他のキャシュディレクトリを付加することによ
り、そのキャッシュメモリ制御装置で各キャシュメモリ
全体の管理ができるので、重複デ−タが各キャシュメモ
リに保持されることを回避して、キャシュメモリの効率
を上ることが可能となる。
【図１】キャシュメモリ制御装置内蔵の磁気記憶装置を
使用した、本願発明のキャシュメモリシステムを示す。
使用した、本願発明のキャシュメモリシステムを示す。
【図２】キャシュメモリ制御装置内蔵の磁気記憶装置を
使用した、従来のキャシュメモリシステムを示す。
使用した、従来のキャシュメモリシステムを示す。
１・・２次キャシュメモリ制御装置 ２・・１次キャシュディレクトリ ３・・２次キャシュディレクトリ ４・・２次キャシュメモリ ５、６、７・・バスライン ８・・１次キャシュメモリ制御装置 ９・・１次キャシュディレクトリ １０・・１次キャシュメモリ １１・・磁気ディスク装置 １２・・磁気記憶装置 １３・・上位装置
Claims (2)
- 【請求項１】処理速度の早いＣＰＵ等の上位装置と処理
速度の遅い記憶装置との間に、データを保持するキャシ
ュメモリとそのデータの保持位置を示すキャシュディレ
クトリを備えたキャシュメモリ制御装置を、直列に複数
個接続されたキャシュメモリシステムにおいて、前記キ
ャシュメモリ制御装置のうち１つのキャシュメモリ制御
装置内に、他のキャシュメモリ制御装置内のキャシュデ
ィレクトリを具備したことを特徴とするキャシュメモリ
システム。 - 【請求項２】ＣＰＵ等の上位装置と、データを保持する
キャシュメモリとそのデータの保持位置を示すキャシュ
ディレクトリを備えたキャシュメモリ制御装置を備えた
磁気記憶装置と、前記上位装置と前記磁気記憶装置との
間に接続され、前記キャシュメモリ制御装置とは別の２
次キャシュメモリ制御装置を備えたキャシュメモリシス
テムにおいて、前記２次キャシュメモリ制御装置内に、
磁気記憶装置内のキャシュディレクトリと同一のキャシ
ュディレクトリを付加した事を特徴とするキャシュメモ
リシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4200977A JPH0652056A (ja) | 1992-07-28 | 1992-07-28 | キャシュメモリシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4200977A JPH0652056A (ja) | 1992-07-28 | 1992-07-28 | キャシュメモリシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0652056A true JPH0652056A (ja) | 1994-02-25 |
Family
ID=16433467
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4200977A Pending JPH0652056A (ja) | 1992-07-28 | 1992-07-28 | キャシュメモリシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0652056A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5740399A (en) * | 1995-08-23 | 1998-04-14 | International Business Machines Corporation | Modified L1/L2 cache inclusion for aggressive prefetch |
| US5758119A (en) * | 1995-08-23 | 1998-05-26 | International Business Machines Corp. | System and method for indicating that a processor has prefetched data into a primary cache and not into a secondary cache |
-
1992
- 1992-07-28 JP JP4200977A patent/JPH0652056A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5740399A (en) * | 1995-08-23 | 1998-04-14 | International Business Machines Corporation | Modified L1/L2 cache inclusion for aggressive prefetch |
| US5758119A (en) * | 1995-08-23 | 1998-05-26 | International Business Machines Corp. | System and method for indicating that a processor has prefetched data into a primary cache and not into a secondary cache |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TW202024918A (zh) | 記憶體控制器與記憶體頁面管理方法 | |
| US20260023689A1 (en) | Systems, methods, and apparatus for accessing data in versions of memory pages | |
| US7069409B2 (en) | System for addressing a data storage unit used in a computer | |
| JP2523814B2 (ja) | ム―ブアウト・システム | |
| EP0470736A1 (en) | Cache memory system | |
| JP2852232B2 (ja) | コンピュータ | |
| JPH01303547A (ja) | 情報記憶制御システム | |
| EP0787326B1 (en) | System and method for processing of memory data and communication system comprising such system | |
| JPH05282208A (ja) | キャッシュメモリ制御方式 | |
| JP2002041358A (ja) | プロセッサシステム | |
| JPH0421222B2 (ja) | ||
| JPH03232034A (ja) | キャッシュ制御装置 | |
| JPH1055308A (ja) | キャッシュメモリ | |
| JPH0644139A (ja) | ディスクキャッシュシステムおよびそのページ置き換え制御方法 | |
| JP2964504B2 (ja) | 文書処理装置 | |
| JPH05324473A (ja) | キャッシュメモリ方式及びマイクロプロセッサ装置 | |
| JPH08137753A (ja) | ディスクキャッシュ装置 | |
| JP3299147B2 (ja) | キャッシュ制御回路 | |
| JPH0793215A (ja) | 半導体記憶装置 | |
| JP2000285019A (ja) | キャッシュ制御回路 | |
| CN117609105A (zh) | 用于访问存储器页的版本中的数据的方法和设备 | |
| JPH087663B2 (ja) | コンピユータ・システムおよびその記憶装置アクセス方法 | |
| JPS63240649A (ja) | デ−タ処理装置 | |
| JPH07152642A (ja) | データ領域拡張方式 | |
| JPH10105466A (ja) | ディスク装置のキャッシュメモリ制御方法 |