JPH0652507B2 - マイクロコンピユ−タの開発装置 - Google Patents
マイクロコンピユ−タの開発装置Info
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- JPH0652507B2 JPH0652507B2 JP62105066A JP10506687A JPH0652507B2 JP H0652507 B2 JPH0652507 B2 JP H0652507B2 JP 62105066 A JP62105066 A JP 62105066A JP 10506687 A JP10506687 A JP 10506687A JP H0652507 B2 JPH0652507 B2 JP H0652507B2
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- 238000011161 development Methods 0.000 title claims description 12
- 238000013507 mapping Methods 0.000 claims description 34
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims 1
- 230000018109 developmental process Effects 0.000 description 13
- 238000012545 processing Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 5
- 230000006870 function Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000001514 detection method Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 230000033772 system development Effects 0.000 description 1
- 238000012795 verification Methods 0.000 description 1
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- Debugging And Monitoring (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はマイクロコンピュータの開発装置に関し、特に
ソフトウエアの開発等に使用するマイクロコンピュータ
の開発装置に関する。
ソフトウエアの開発等に使用するマイクロコンピュータ
の開発装置に関する。
今日、マイクロコンピュータに要求される機能は複雑か
つ多様化しており、プログラクサイズも増大する傾向に
ある。
つ多様化しており、プログラクサイズも増大する傾向に
ある。
このため、対象とするマイクロコンピュータの有するア
ドレス空間限界の大きさのプログラムを開発することが
多くなってきた。従って、プログラム開発時には対象と
するマイクロコンピュータのアドレス空間を越えてしま
うことがしばしばある。このような場合、とりあえず論
理ディバグを行ない、その検証後、プログラムサイズの
縮小を行なうことが多い。
ドレス空間限界の大きさのプログラムを開発することが
多くなってきた。従って、プログラム開発時には対象と
するマイクロコンピュータのアドレス空間を越えてしま
うことがしばしばある。このような場合、とりあえず論
理ディバグを行ない、その検証後、プログラムサイズの
縮小を行なうことが多い。
従来のマイクロコンピュータの開発装置は、対象とする
マイクロコンピュータの有するアドレス空間一ぱいまで
のプログラム開発を前提としている。
マイクロコンピュータの有するアドレス空間一ぱいまで
のプログラム開発を前提としている。
一般にマイクロコンピュータの開発装置は、システム開
発時には、対象とするマイクロコンピュータの有する全
アドレス空間に対してユーザメモリが実装されていない
ことがあるため、このアドレス空間を開発装置が有する
エミュレーションメモリ，ユーザシステムが有するユー
ザメモリ，エミュレータプロセッサの動作を禁止するガ
ードメモリ等に任意に振り分けられるメモリ・マッピン
グ機能を有している。
発時には、対象とするマイクロコンピュータの有する全
アドレス空間に対してユーザメモリが実装されていない
ことがあるため、このアドレス空間を開発装置が有する
エミュレーションメモリ，ユーザシステムが有するユー
ザメモリ，エミュレータプロセッサの動作を禁止するガ
ードメモリ等に任意に振り分けられるメモリ・マッピン
グ機能を有している。
従来のマイクロコンピュータの開発装置の一例を、メモ
リ・マッピング機能としてマッピングメモリを有するも
のを第４図に示す。
リ・マッピング機能としてマッピングメモリを有するも
のを第４図に示す。
このマイクロコンピュータの開発装置は、まず、予めス
ーパーバイザプロセッサ１によりマッピングメモリ５
に、対象とするマイクロコンピュータの全アドレス空間
に対応して、各アドレスごとにユーザメモリ７及びエミ
ュレーションメモリ８のうちの何れのメモリをアクセス
可能にするかのマッピング情報を書込んでおく。例えば
“1000”〜“１ＦＦＦ”と“3000”〜“３ＦＦＦ”のア
ドレスにはエミュレーションメモリが分担することを示
す“１”を、“2000”〜“２ＦＦＦ”のアドレスにはユ
ーザメモリが分担することを示す“０”を書込む。この
場合の動作は、アドレスセレクト信号ＳADによりアドレ
スセレクタ３がスーパーバイザプロセッサ１からのアド
レス信号AD1を選択し、このアドレス信号ＡＤ１とスー
パーバイザプロセッサ１の出力データＤＴ１に従ってマ
ッピングメモリ５の各アドレスにマッピング情報が書込
まれるようになっている。この時、バッファ回路４は非
能動状態となっている。
ーパーバイザプロセッサ１によりマッピングメモリ５
に、対象とするマイクロコンピュータの全アドレス空間
に対応して、各アドレスごとにユーザメモリ７及びエミ
ュレーションメモリ８のうちの何れのメモリをアクセス
可能にするかのマッピング情報を書込んでおく。例えば
“1000”〜“１ＦＦＦ”と“3000”〜“３ＦＦＦ”のア
ドレスにはエミュレーションメモリが分担することを示
す“１”を、“2000”〜“２ＦＦＦ”のアドレスにはユ
ーザメモリが分担することを示す“０”を書込む。この
場合の動作は、アドレスセレクト信号ＳADによりアドレ
スセレクタ３がスーパーバイザプロセッサ１からのアド
レス信号AD1を選択し、このアドレス信号ＡＤ１とスー
パーバイザプロセッサ１の出力データＤＴ１に従ってマ
ッピングメモリ５の各アドレスにマッピング情報が書込
まれるようになっている。この時、バッファ回路４は非
能動状態となっている。
エミュレーション動作中は、アドレスセレクト信号ＳAD
によりエミュレータプロセッサ２からのアドレス信号Ａ
Ｄ２が選択され、バッファ回路４は能動状態となる。従
って、エミュレータプロセッサ２からのアドレス信号Ａ
Ｄ２がアドレスセレクタ３及びバッファ回路４を経てマ
ッピングメモリ５，ユーザメモリ７及びエミュレーショ
ンメモリ８に出力される。
によりエミュレータプロセッサ２からのアドレス信号Ａ
Ｄ２が選択され、バッファ回路４は能動状態となる。従
って、エミュレータプロセッサ２からのアドレス信号Ａ
Ｄ２がアドレスセレクタ３及びバッファ回路４を経てマ
ッピングメモリ５，ユーザメモリ７及びエミュレーショ
ンメモリ８に出力される。
ここでマッピングメモリ５より予じめ書込まれたマッピ
ング情報が出力され、メモリセレクト信号ＳＭに従いユ
ーザメモリ７又はエミュレーションメモリ８のチップセ
レクト信号端が能動状態となる。この結果、予め設定さ
れたマッピング情報どうり、“1000”〜“１ＦＦＦ”と
“3000”〜“３ＦＦＦ”のアドレスはエミュレーション
メモリ８が、“2000”〜“２ＦＦＦ”のアドレスはユー
ザメモリ７がアクセス可能となる。
ング情報が出力され、メモリセレクト信号ＳＭに従いユ
ーザメモリ７又はエミュレーションメモリ８のチップセ
レクト信号端が能動状態となる。この結果、予め設定さ
れたマッピング情報どうり、“1000”〜“１ＦＦＦ”と
“3000”〜“３ＦＦＦ”のアドレスはエミュレーション
メモリ８が、“2000”〜“２ＦＦＦ”のアドレスはユー
ザメモリ７がアクセス可能となる。
上述した従来のマイクロコンピュータの開発装置は、予
め設定されたマッピング情報に従ってユーザメモリ７又
はエミュレーションメモリ８をアクセス可能とする構成
となっているので、エミュレーション中にはこのマッピ
ング情報を変更できないため、プログラム開発時に対象
とするマイクロコンピュータのアドレス空間を越えてし
まうことがあり、この場合には、一度エミュレータプロ
セッサ２の動作を停止し、オーバーしたプログラムを再
ロードするか、あるいは、プログラムサイズを対象とす
るマイクロコンピュータのアドレス空間内に入るよう縮
小し、再びエミュレーションを行う必要があり、煩雑で
時間がかかり、かつタイムリーにエミュレーションでき
ないという欠点がある。
め設定されたマッピング情報に従ってユーザメモリ７又
はエミュレーションメモリ８をアクセス可能とする構成
となっているので、エミュレーション中にはこのマッピ
ング情報を変更できないため、プログラム開発時に対象
とするマイクロコンピュータのアドレス空間を越えてし
まうことがあり、この場合には、一度エミュレータプロ
セッサ２の動作を停止し、オーバーしたプログラムを再
ロードするか、あるいは、プログラムサイズを対象とす
るマイクロコンピュータのアドレス空間内に入るよう縮
小し、再びエミュレーションを行う必要があり、煩雑で
時間がかかり、かつタイムリーにエミュレーションでき
ないという欠点がある。
本発明の目的は、アドレス空間が拡張できてエミュレー
ションの操作が容易で時間が短縮でき、かつタイムリー
にエミュレーションすることができるマイクロプロセッ
サの開発装置を提供することにある。
ションの操作が容易で時間が短縮でき、かつタイムリー
にエミュレーションすることができるマイクロプロセッ
サの開発装置を提供することにある。
本発明のマイクロコンピュータの開発装置は、それぞれ
ユーザメモリセレクト信号及びエミュレーションメモリ
セレクト信号によりアクセス可能となり所定のメインプ
ログラム及びデータを所定のアドレスに対しそれぞれ分
担して書込み読出しするユーザメモリ及びエミュレーシ
ョンメモリと、各アドレスごとに前記ユーザメモリ及び
エミュレーションメモリに対する分担を定めるマッピン
グ情報を予め格納しておき、アドレス信号により対応す
るアドレスの前記マッピング情報を出力するマッピング
メモリと、所定の条件のとき切換信号を発生する切換信
号発生部と、前記切換信号が入力されると拡張メモリセ
レクト信号を出力し、切換信号が入力されていないとき
は前記マッピングメモリからのマッピング情報に従って
前記ユーザメモリセレクト信号又はエミュレーションメ
モリセレクト信号を出力するメモリセレクト回路と、前
記拡張メモリセレクト信号によりアクセス可能となり所
定のサブプログラム及びデータを所定のアドレスに対し
て書込み読出しする拡張メモリとを含んで構成される。
ユーザメモリセレクト信号及びエミュレーションメモリ
セレクト信号によりアクセス可能となり所定のメインプ
ログラム及びデータを所定のアドレスに対しそれぞれ分
担して書込み読出しするユーザメモリ及びエミュレーシ
ョンメモリと、各アドレスごとに前記ユーザメモリ及び
エミュレーションメモリに対する分担を定めるマッピン
グ情報を予め格納しておき、アドレス信号により対応す
るアドレスの前記マッピング情報を出力するマッピング
メモリと、所定の条件のとき切換信号を発生する切換信
号発生部と、前記切換信号が入力されると拡張メモリセ
レクト信号を出力し、切換信号が入力されていないとき
は前記マッピングメモリからのマッピング情報に従って
前記ユーザメモリセレクト信号又はエミュレーションメ
モリセレクト信号を出力するメモリセレクト回路と、前
記拡張メモリセレクト信号によりアクセス可能となり所
定のサブプログラム及びデータを所定のアドレスに対し
て書込み読出しする拡張メモリとを含んで構成される。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明の第１の実施例を示すブロック図であ
る。
る。
スーパーバイザプロセッサ１は、アドレスセレクト信号
ＳＡＤとアドレス信号ＡＤ１とを出力しデータＤＴ１を
入出力してシステムの制御を行う。
ＳＡＤとアドレス信号ＡＤ１とを出力しデータＤＴ１を
入出力してシステムの制御を行う。
エミュレータプロセッサ２は、アドレス信号ＡＤ２及び
割込み処理時の切換信号Ｓｃを出力しデータＤＴ２を入
出力してエミュレーションの制御を行う。
割込み処理時の切換信号Ｓｃを出力しデータＤＴ２を入
出力してエミュレーションの制御を行う。
アドレスセレクタ３は、アドレスセレクト信号ＳＡＤに
よりアドレス信号ＡＤ１またはＡＤ２の何れかを選択し
出力する。
よりアドレス信号ＡＤ１またはＡＤ２の何れかを選択し
出力する。
バッファ回路４は、アドレス信号ＡＤ１，ＡＤ２及びデ
ータＤＴ１，ＤＴ２を一時保持する。
ータＤＴ１，ＤＴ２を一時保持する。
マッピングメモリ５は、アドレスセレクタ３からのアド
レス信号ＡＤ１及びスーパーバイザプロセッサ１からの
データＤＴ１に従い、各アドレスごとにユーザメモリ７
及びエミュレーションメモリに対する分担を定めるマッ
ピング情報を予め格納しておき、アドレスセレクタ３か
らのアドレス信号により対応するアドレスのマッピング
情報を出力する。
レス信号ＡＤ１及びスーパーバイザプロセッサ１からの
データＤＴ１に従い、各アドレスごとにユーザメモリ７
及びエミュレーションメモリに対する分担を定めるマッ
ピング情報を予め格納しておき、アドレスセレクタ３か
らのアドレス信号により対応するアドレスのマッピング
情報を出力する。
メモリセレクト回路６は、ゲート回路Ｇ１〜Ｇ３で構成
され、切換信号Ｓｃが入力されるとこの切換信号Ｓｃと
同等の拡張メモリセレクト信号ＣＳ３を出力し、切換信
号Ｓｃが入力されていないときはマッピングメモリ５か
らのマッピング情報に従ってユーザメモリセレクト信号
▲▼１又はエミュレーションメモリセレクト信号Ｃ
Ｓ２を出力する。
され、切換信号Ｓｃが入力されるとこの切換信号Ｓｃと
同等の拡張メモリセレクト信号ＣＳ３を出力し、切換信
号Ｓｃが入力されていないときはマッピングメモリ５か
らのマッピング情報に従ってユーザメモリセレクト信号
▲▼１又はエミュレーションメモリセレクト信号Ｃ
Ｓ２を出力する。
ユーザメモリ７及びエミュレーションメモリ８は、それ
ぞれユーザメモリセレクト信号ＣＳ１及びエミュレーシ
ョンメモリセレクト信号ＣＳ２によりアクセス可能とな
り、所定のメインプログラム及びデータを所定のアドレ
スに対してそれぞれ分担して書込み、読出しを行う。
ぞれユーザメモリセレクト信号ＣＳ１及びエミュレーシ
ョンメモリセレクト信号ＣＳ２によりアクセス可能とな
り、所定のメインプログラム及びデータを所定のアドレ
スに対してそれぞれ分担して書込み、読出しを行う。
拡張メモリ９は、拡張メモリセレクト信号ＣＳ３により
アクセス可能となり、所定のサブプログラム及びデータ
を所定のアドレスに対して書込み，読出しを行う。
アクセス可能となり、所定のサブプログラム及びデータ
を所定のアドレスに対して書込み，読出しを行う。
次に、この実施例の動作について説明する。
まず、エミュレーションを行なう前に、従来例と同様に
してスーパーバイザプロセッサ１よりマッピングメモリ
５に各アドレスごとのマッピング情報を書込みユーザメ
モリ７とエミュレーションメモリ８に各アドレスエリア
を割振る。
してスーパーバイザプロセッサ１よりマッピングメモリ
５に各アドレスごとのマッピング情報を書込みユーザメ
モリ７とエミュレーションメモリ８に各アドレスエリア
を割振る。
一方、割込み処理ルーチンをマッピングメモリ５の所定
のアドレスに対応した拡張メモリ９のアドレスに書込ん
でおく。例えば、“1000”〜“１ＦＦＦ”のアドレスが
エミュレーションメモリ８に割当てられている場合に
は、拡張メモリ９の“1000”〜“１ＦＦＦ”のアドレス
中に割込み処理ルーチンを書込んでおく。
のアドレスに対応した拡張メモリ９のアドレスに書込ん
でおく。例えば、“1000”〜“１ＦＦＦ”のアドレスが
エミュレーションメモリ８に割当てられている場合に
は、拡張メモリ９の“1000”〜“１ＦＦＦ”のアドレス
中に割込み処理ルーチンを書込んでおく。
次に、エミュレーション中におけるメモリ切換え動作に
ついて説明する。まず、アドレスセレクト信号ＳＡＤに
よりアドレスセレクタ３がエミュレータプロセッサ２か
らのアドレス信号ＡＤ２を選択し、またバッファ回路４
が能動状態となる。
ついて説明する。まず、アドレスセレクト信号ＳＡＤに
よりアドレスセレクタ３がエミュレータプロセッサ２か
らのアドレス信号ＡＤ２を選択し、またバッファ回路４
が能動状態となる。
エミュレータプロセッサ２が割込み処理以外の場合に
は、割込み処理時に発生する切換信号Ｓｃは非能動レベ
ルの“０”となっているので、メモリセレクト回路６の
出力、ユーザメモリセレクト信号▲▼１及びエミュ
レーションメモリセレクト信号ＣＳ２はともに予めマッ
ピングメモリ５に書込まれた値がそのまま出力される。
すなわち、ユーザメモリ７に割当てられたアドレスに対
しては“０”、エミュレーションメモリ８に割当てられ
たアドレスに対しては“１”が出力される。
は、割込み処理時に発生する切換信号Ｓｃは非能動レベ
ルの“０”となっているので、メモリセレクト回路６の
出力、ユーザメモリセレクト信号▲▼１及びエミュ
レーションメモリセレクト信号ＣＳ２はともに予めマッ
ピングメモリ５に書込まれた値がそのまま出力される。
すなわち、ユーザメモリ７に割当てられたアドレスに対
しては“０”、エミュレーションメモリ８に割当てられ
たアドレスに対しては“１”が出力される。
ここで、エミュレータプロセッサ２は割込み処理が入り
割込み処理に制御が移ると切換信号Ｓｃが能動レベルの
“１”となる。これによりユーザメモリセレクト信号▲
▼１は“１”となり、エミュレーションメモリセレ
クト信号ＣＳ２は“０”となり、この結果、ユーザメモ
リ７及びエミュレーションメモリ８は非選択状態とな
り、拡張メモリ９が選択状態となってアクセス可能とな
る。そして拡張メモリ９に書込まれた割込み処理ルーチ
ンがアクセスされ割込み処理が行なわれる。この状態は
切換信号Ｓｃが“１”である状態、つまりエミュレータ
プロセッサ２が割込み処理中は継続される。
割込み処理に制御が移ると切換信号Ｓｃが能動レベルの
“１”となる。これによりユーザメモリセレクト信号▲
▼１は“１”となり、エミュレーションメモリセレ
クト信号ＣＳ２は“０”となり、この結果、ユーザメモ
リ７及びエミュレーションメモリ８は非選択状態とな
り、拡張メモリ９が選択状態となってアクセス可能とな
る。そして拡張メモリ９に書込まれた割込み処理ルーチ
ンがアクセスされ割込み処理が行なわれる。この状態は
切換信号Ｓｃが“１”である状態、つまりエミュレータ
プロセッサ２が割込み処理中は継続される。
続いてエミュレータプロセッサ２の割込み処理が終了
し、切換信号Ｓｃが“０”となると、ユーザメモリセレ
クト信号▲▼１及びエミュレーションメモリセレク
ト信号ＣＳ２は再び予めマッピングメモリ５に書込まれ
た値が出力され初期設定されたとおりのエミュレーショ
ン状態となる。
し、切換信号Ｓｃが“０”となると、ユーザメモリセレ
クト信号▲▼１及びエミュレーションメモリセレク
ト信号ＣＳ２は再び予めマッピングメモリ５に書込まれ
た値が出力され初期設定されたとおりのエミュレーショ
ン状態となる。
このようにして、“1000”〜“１ＦＦＦ”のアドレスに
対し、エミュレーションメモリ８と拡張メモリ９とをオ
ーバーラップして使用することができ、アドレス空間を
拡張することができる。
対し、エミュレーションメモリ８と拡張メモリ９とをオ
ーバーラップして使用することができ、アドレス空間を
拡張することができる。
第２図は本発明の第２の実施例を示すブロック図であ
る。
る。
この実施例は、予めユーザメモリ７またはエミュレーシ
ョンメモリ８上に設定されたジャンプテーブルエリアに
対してエミュレータプロセッサ１があるアドレスのジャ
ンプ命令をアクセスすると拡張メモリ９上のサブルーチ
ンをアクセスし、またあるアドレスのジャンプ命令をア
クセスするとユーザメモリ７またはエミュレーションメ
モリ８上のメインプログラムをアクセスするように、切
換信号発生部１０を設けたものである。
ョンメモリ８上に設定されたジャンプテーブルエリアに
対してエミュレータプロセッサ１があるアドレスのジャ
ンプ命令をアクセスすると拡張メモリ９上のサブルーチ
ンをアクセスし、またあるアドレスのジャンプ命令をア
クセスするとユーザメモリ７またはエミュレーションメ
モリ８上のメインプログラムをアクセスするように、切
換信号発生部１０を設けたものである。
例えば、エミュレーションメモリ８及び拡張メモリ９上
の“1000”〜“１ＦＦＦ”をジャンプテーブルエリアと
する。その中でエミュレーションメモリ８の1000番地と
1003番地及び拡張メモリ９の1003番地にそれぞれ“JMP3
000”という命令が書き込まれており、アドレス一致検
出器１１は1003番地、アドレス一致回路１２は1000番地
でそれぞれアドレス一致検出信号を発生するものとす
る。
の“1000”〜“１ＦＦＦ”をジャンプテーブルエリアと
する。その中でエミュレーションメモリ８の1000番地と
1003番地及び拡張メモリ９の1003番地にそれぞれ“JMP3
000”という命令が書き込まれており、アドレス一致検
出器１１は1003番地、アドレス一致回路１２は1000番地
でそれぞれアドレス一致検出信号を発生するものとす
る。
エミュレーション中に、エミュレータプロセッサ２から
のアドレス信号ＡＤ２が1003番地のアドレスとなると、
アドレス一致検出器１１の出力信号が能動レベルとな
り、フリップフロップ１３から切換信号Ｓｃ′が出され
サブルーチンが存在する拡張メモリ９の3000番地のアド
レスがアクセスされる。またエミュレータプロセッサ２
からのアドレス信号ＡＤ２が1000番地のアドレスとなる
とアドレス一致検出器１２の出力信号が能動レベルとな
り、メインルーチンが存在するエミュレーションメモリ
８の3000番地のアドレスがアクセスされる。
のアドレス信号ＡＤ２が1003番地のアドレスとなると、
アドレス一致検出器１１の出力信号が能動レベルとな
り、フリップフロップ１３から切換信号Ｓｃ′が出され
サブルーチンが存在する拡張メモリ９の3000番地のアド
レスがアクセスされる。またエミュレータプロセッサ２
からのアドレス信号ＡＤ２が1000番地のアドレスとなる
とアドレス一致検出器１２の出力信号が能動レベルとな
り、メインルーチンが存在するエミュレーションメモリ
８の3000番地のアドレスがアクセスされる。
このように、3000番地のアドレスエリアをエミュレーシ
ョンメモリ８と拡張メモリ９にオーバーラップして使用
することができるので、アドレス空間を拡張することが
できる。
ョンメモリ８と拡張メモリ９にオーバーラップして使用
することができるので、アドレス空間を拡張することが
できる。
これら実施例のエミュレーションメモリ８及び拡張メモ
リ９のアドレス空間が割当てられた状態を第３図に示
す。
リ９のアドレス空間が割当てられた状態を第３図に示
す。
以上説明したように本発明は、割込み処理時や特定の条
件下で発生する切換信号により所定のアドレスに対して
アクセス可能となる拡張メモリを設けた構成とすること
により、対象とするマイクロコンピュータのアドレス空
間を越えてもエミュレータプロセッサの動作を停止した
りプログラムの再ロードをしたりする煩雑な操作をしな
くてもアドレス空間を拡張することができ、エミュレー
ションの時間を短縮することができる効果がある。
件下で発生する切換信号により所定のアドレスに対して
アクセス可能となる拡張メモリを設けた構成とすること
により、対象とするマイクロコンピュータのアドレス空
間を越えてもエミュレータプロセッサの動作を停止した
りプログラムの再ロードをしたりする煩雑な操作をしな
くてもアドレス空間を拡張することができ、エミュレー
ションの時間を短縮することができる効果がある。
第１図及び第２図はそれぞれ本発明の第１及び第２の実
施例を示すブロック図、第３図(a)，(b)はそれぞれ第１
及び第２の実施例のエミュレーションメモリ及び拡張メ
モリのアドレス空間の割当て図、第４図は従来のマイク
ロコンピュータの開発装置の一例を示すブロック図であ
る。 １……スーパーバイザプロセッサ、２……エミュレータ
プロセッサ、３……アドレスセレクタ、４……バッファ
回路、５……マッピングメモリ、６……メモリセレクト
回路、７……ユーザメモリ、８……エミュレーションメ
モリ、９……拡張メモリ、１０……切換信号発生部、１
１，１２……アドレス一致検出器、１３……フリップフ
ロップ、Ｇ１〜Ｇ３……ゲート回路。
施例を示すブロック図、第３図(a)，(b)はそれぞれ第１
及び第２の実施例のエミュレーションメモリ及び拡張メ
モリのアドレス空間の割当て図、第４図は従来のマイク
ロコンピュータの開発装置の一例を示すブロック図であ
る。 １……スーパーバイザプロセッサ、２……エミュレータ
プロセッサ、３……アドレスセレクタ、４……バッファ
回路、５……マッピングメモリ、６……メモリセレクト
回路、７……ユーザメモリ、８……エミュレーションメ
モリ、９……拡張メモリ、１０……切換信号発生部、１
１，１２……アドレス一致検出器、１３……フリップフ
ロップ、Ｇ１〜Ｇ３……ゲート回路。
Claims (1)
- 【請求項１】それぞれユーザメモリセレクト信号及びエ
ミュレーションメモリセレクト信号によりアクセス可能
となり所定のメインプログラム及びデータを所定のアド
レスに対しそれぞれ分担して書込み読出しするユーザメ
モリ及びエミュレーションメモリと、各アドレスごとに
前記ユーザメモリ及びエミュレーションメモリに対する
分担を定めるマッピング情報を予め格納しておき、アド
レス信号により対応するアドレスの前記マッピング情報
を出力するマッピングメモリと、所定の条件のとき切換
信号を発生する切換信号発生部と、前記切換信号が入力
されると拡張メモリセレクト信号を出力し、切換信号が
入力されていないときは前記マッピングメモリからのマ
ッピング情報に従って前記ユーザメモリセレクト信号又
はエミュレーションメモリセレクト信号を出力するメモ
リセレクト回路と、前記拡張メモリセレクト信号により
アクセス可能となり所定のサブプログラム及びデータを
所定のアドレスに対して書込み読出しする拡張メモリと
を含むことを特徴とするマイクロコンピュータの開発装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62105066A JPH0652507B2 (ja) | 1987-04-27 | 1987-04-27 | マイクロコンピユ−タの開発装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62105066A JPH0652507B2 (ja) | 1987-04-27 | 1987-04-27 | マイクロコンピユ−タの開発装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63269237A JPS63269237A (ja) | 1988-11-07 |
| JPH0652507B2 true JPH0652507B2 (ja) | 1994-07-06 |
Family
ID=14397584
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62105066A Expired - Fee Related JPH0652507B2 (ja) | 1987-04-27 | 1987-04-27 | マイクロコンピユ−タの開発装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0652507B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP3290881A1 (en) | 2016-09-01 | 2018-03-07 | Heraeus Electro-Nite International N.V. | Optical cored wire immersion nozzle |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1043020A (zh) * | 1988-11-23 | 1990-06-13 | 约翰弗兰克制造公司 | 提高存储器仿真法性能的增强型硬件 |
| JP2797280B2 (ja) * | 1989-02-08 | 1998-09-17 | 株式会社日立超エル・エス・アイ・システムズ | エミュレーションシステム及びエミュレータ |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6345643A (ja) * | 1986-08-13 | 1988-02-26 | Yokogawa Electric Corp | インサ−キツトエミユレ−タ |
-
1987
- 1987-04-27 JP JP62105066A patent/JPH0652507B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP3290881A1 (en) | 2016-09-01 | 2018-03-07 | Heraeus Electro-Nite International N.V. | Optical cored wire immersion nozzle |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63269237A (ja) | 1988-11-07 |
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