JPS6220034A - プログラム状態語切換制御方式 - Google Patents
プログラム状態語切換制御方式Info
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- JPS6220034A JPS6220034A JP15980685A JP15980685A JPS6220034A JP S6220034 A JPS6220034 A JP S6220034A JP 15980685 A JP15980685 A JP 15980685A JP 15980685 A JP15980685 A JP 15980685A JP S6220034 A JPS6220034 A JP S6220034A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
計算機システムの処理装置における、プログラム状態語
（ＰＳＷ）の切換制御方式である。特に仮想計算機を実
行する場合に、仮想計算機のｐｓｗは、仮想計算機を管
理するハイパバイザプログラム等が設定する情報によっ
て修飾されたものを実効的なＰＳＷとするように制御さ
れる。その場合に、実効ＰＳＷの生成と、該語をレジス
タに設定して有効化する制御とを分離することによって
、生成から設定までの時間的制約等が緩和されるので、
ＰＳＷ及び修飾データを、いわゆるＲＡＭの記憶装置に
保持する構成が可能になり、処理装置の経済性等を改善
することができる。
（ＰＳＷ）の切換制御方式である。特に仮想計算機を実
行する場合に、仮想計算機のｐｓｗは、仮想計算機を管
理するハイパバイザプログラム等が設定する情報によっ
て修飾されたものを実効的なＰＳＷとするように制御さ
れる。その場合に、実効ＰＳＷの生成と、該語をレジス
タに設定して有効化する制御とを分離することによって
、生成から設定までの時間的制約等が緩和されるので、
ＰＳＷ及び修飾データを、いわゆるＲＡＭの記憶装置に
保持する構成が可能になり、処理装置の経済性等を改善
することができる。
本発明は、計算機システムの、特に仮想計算機を実行す
る処理装置における、プログラム状態語（以下において
、ＰＳＷという）の切換制御方式ある計算機で、別の計
算機システムをシミュレートする、いわゆる仮想計算機
方式はよく知られている。
る処理装置における、プログラム状態語（以下において
、ＰＳＷという）の切換制御方式ある計算機で、別の計
算機システムをシミュレートする、いわゆる仮想計算機
方式はよく知られている。
仮想計算機を実行する場合には、管理プログラムである
ハイパバイザが、一般に複数の仮想計算機の実行を管理
し、例えばハイパバイザが所定のｐｓｗを設定して、仮
想計算機の１つに制御を渡すことにより、仮想計算機の
実行が開始され、特権命令の実行等において、仮想計算
機からハイパバイザに割り出しが起こされることにより
、ハイパバイザによる制御が行われる。
ハイパバイザが、一般に複数の仮想計算機の実行を管理
し、例えばハイパバイザが所定のｐｓｗを設定して、仮
想計算機の１つに制御を渡すことにより、仮想計算機の
実行が開始され、特権命令の実行等において、仮想計算
機からハイパバイザに割り出しが起こされることにより
、ハイパバイザによる制御が行われる。
〔従来の技術と発明が解決しようとする問題点〕ＰＳＷ
は公知のように、実行するプログラムの各種制御モード
、割込マスク、記憶アクセスキー、命令アドレスその他
からなり、プログラムの実行環境を規定するための制御
情報を構成する。
は公知のように、実行するプログラムの各種制御モード
、割込マスク、記憶アクセスキー、命令アドレスその他
からなり、プログラムの実行環境を規定するための制御
情報を構成する。
例えば第２図は、第１語１及び第２語２の２語からなる
、６４ビツトのＰＳＷＯ例を示し、各部ｌ、２の中のビ
ットは、例えば表に示すような概略機能を持つ制御ビッ
トである。
、６４ビツトのＰＳＷＯ例を示し、各部ｌ、２の中のビ
ットは、例えば表に示すような概略機能を持つ制御ビッ
トである。
表
ＰＳＷは各プログラムに対して生成されて、例えば主記
憶装置に格納されており、あるプログラムに制御が渡る
とき、そのプログラムに対するＰＳＷ（これを現ＰＳＷ
という）を処理装置の所定のレジスタにロードすること
により、プログラムの実行環境が設定される。
憶装置に格納されており、あるプログラムに制御が渡る
とき、そのプログラムに対するＰＳＷ（これを現ＰＳＷ
という）を処理装置の所定のレジスタにロードすること
により、プログラムの実行環境が設定される。
仮想計算機の実行において、仮想計算機のｐｓＷは、該
仮想計算機で実行される管理プログラムが生成するが、
それをそのま−計算機を制御する現ｐｓｗとして有効化
して、実行環境が変更されると、割込マスク、アドレス
変換その他の制御の変更は、システム全体に影響して、
不都合を生じる可能性がある。
仮想計算機で実行される管理プログラムが生成するが、
それをそのま−計算機を制御する現ｐｓｗとして有効化
して、実行環境が変更されると、割込マスク、アドレス
変換その他の制御の変更は、システム全体に影響して、
不都合を生じる可能性がある。
そこで、ハイパバイザが介入して、第２図の修飾データ
３として例示する情報と、現ＰＳＷの所要ピントとの論
理和を構成したものを、実効ＰＳＷとして有効化するよ
うにしている。こ＼で、制御されるビットは、例えばＲ
ＳＴ、 １０． ＥＸ、 Ｍ及びＰビットである（図に
、修飾データの対応ビットをＸで示す）。
３として例示する情報と、現ＰＳＷの所要ピントとの論
理和を構成したものを、実効ＰＳＷとして有効化するよ
うにしている。こ＼で、制御されるビットは、例えばＲ
ＳＴ、 １０． ＥＸ、 Ｍ及びＰビットである（図に
、修飾データの対応ビットをＸで示す）。
このために、第３図に示すように、現ＰＳＷのレジスタ
１０、修飾データのレジスタ１１の内容をゲート１２で
論理和をとり、選択回路１３によって仮想計算機の場合
には論理和出力を、又その他の場合にはレジスタ１０の
内容を選択して、実効ＰＳＷ１４とする。
１０、修飾データのレジスタ１１の内容をゲート１２で
論理和をとり、選択回路１３によって仮想計算機の場合
には論理和出力を、又その他の場合にはレジスタ１０の
内容を選択して、実効ＰＳＷ１４とする。
選択回路１３を制御するために、仮想計算機動作状態を
示すレジスタ１５が別に設定される。
示すレジスタ１５が別に設定される。
なお、実効ｐｓｗは、概念的には１個の制御語であるが
、前記のように機能の異なる多数の制御ビットからなる
ので、それぞれはその関連する制御部分の近傍に配置さ
れる結果、一般に多数の集積回路のレジスタに分散され
ることになる。
、前記のように機能の異なる多数の制御ビットからなる
ので、それぞれはその関連する制御部分の近傍に配置さ
れる結果、一般に多数の集積回路のレジスタに分散され
ることになる。
近年、レジスタ類をできるだけ、いわゆるランダムアク
セスメモリ（ＲＡＭ）からなる記憶装置に記憶し、必要
なものを必要な時に読み出して制御に使用する方式が考
えられている。このようにＲＡＭを論理回路の構成に利
用することにより、レジスタ類をより高密度に集積する
ことが容易になり、装置の経済化が得られる。
セスメモリ（ＲＡＭ）からなる記憶装置に記憶し、必要
なものを必要な時に読み出して制御に使用する方式が考
えられている。このようにＲＡＭを論理回路の構成に利
用することにより、レジスタ類をより高密度に集積する
ことが容易になり、装置の経済化が得られる。
しかし、前記の第３図のＰＳＷの制御については、記憶
装置から読み出したＰＳＷと修飾データについて論理を
とった後に、各部へ分配する必要があるので、記憶装置
読み出しからのパスが長く、且つ一定でない等のために
、前記ＲＡＭレジスク方式を適用し難いという問題があ
った。
装置から読み出したＰＳＷと修飾データについて論理を
とった後に、各部へ分配する必要があるので、記憶装置
読み出しからのパスが長く、且つ一定でない等のために
、前記ＲＡＭレジスク方式を適用し難いという問題があ
った。
Ｃ問題点を解決するための手段〕
第１図は、本発明の構成を示すプロ・ツク図である。
図において、２０．２１はレジスタ用のＲＡＭからなる
記憶装置、２２は論理和ゲート、２３は選択回路、２４
はマイクロプログラム制御部である。
記憶装置、２２は論理和ゲート、２３は選択回路、２４
はマイクロプログラム制御部である。
記憶装置２０には、少な（とも各仮想計算機に対して生
成された現ｐｓｗを格納し、記憶装置２１にはハイパバ
イザが４備する修飾データを格納しである。
成された現ｐｓｗを格納し、記憶装置２１にはハイパバ
イザが４備する修飾データを格納しである。
ハイパバイザが仮想計算機の実行のために、例えば特定
のｐｓｗロード命令を実行すると、該命令の実行を制御
するマイクロプログラム制御部２４は、先ず記憶装置２
０と２１の所定アドレスから、現ＰＳＷと修飾データを
読み出し、論理和ゲート２２、選択回路２３を経て論理
和結果を受は取る。
のｐｓｗロード命令を実行すると、該命令の実行を制御
するマイクロプログラム制御部２４は、先ず記憶装置２
０と２１の所定アドレスから、現ＰＳＷと修飾データを
読み出し、論理和ゲート２２、選択回路２３を経て論理
和結果を受は取る。
次に、この結果を実効ＰＳＷとして、ロード線２５を経
て各部のレジスタへ分配する。
て各部のレジスタへ分配する。
以上の構成により、仮想計算機の現ｐｓｗのレジスタを
ＲＡＭ化して、記憶装置に置くことが可能になる。
ＲＡＭ化して、記憶装置に置くことが可能になる。
第１図において、実効ＰＳＷ１４及びレジスタ１５は第
３図と同様の機能を有する。
３図と同様の機能を有する。
記憶装置２０には、少なくとも各仮想計算機に対して生
成された現ｐｓｗを格納し、記憶装置２１にはハイパバ
イザが準備する修飾データを格納しである。
成された現ｐｓｗを格納し、記憶装置２１にはハイパバ
イザが準備する修飾データを格納しである。
通常のＰＳＷロード命令（吾１１えばＬＰＳＷ命令）が
実行された場合には、マイクロプログラム制御部２４は
、指定のロードデータをロード線２６により、実効ＰＳ
Ｗ１４にロードすると共に、記憶装置２０の所定アドレ
スに格納する。
実行された場合には、マイクロプログラム制御部２４は
、指定のロードデータをロード線２６により、実効ＰＳ
Ｗ１４にロードすると共に、記憶装置２０の所定アドレ
スに格納する。
仮想計算機で、例えばＬＰＳＷ命令がフェッチされた場
合には、その実行は中断されてハイパバイザに制御が渡
る。
合には、その実行は中断されてハイパバイザに制御が渡
る。
こ−で、ハイパバイザが所要の管理処理等の後、仮想計
算機のＬＰＳＷ命令をシミュレートして、仮想計算機に
制御を戻すために、例えば特定のｐｓｗロード命令を実
行する。
算機のＬＰＳＷ命令をシミュレートして、仮想計算機に
制御を戻すために、例えば特定のｐｓｗロード命令を実
行する。
この特定のＰＳＷロード命令の実行において、マイクロ
プログラム制御部２４は、先ず記憶装置２０と２１の所
定アドレスから、現ＰＳＷと修飾データを読み出し、論
理和ゲート２２、選択回路２３を経て論理和した結果を
受は取る。
プログラム制御部２４は、先ず記憶装置２０と２１の所
定アドレスから、現ＰＳＷと修飾データを読み出し、論
理和ゲート２２、選択回路２３を経て論理和した結果を
受は取る。
次に、この結果を実効ＰＳＷとして、ロード線２５を経
て各部のレジスタへ分配する。
て各部のレジスタへ分配する。
以上の説明から明らかなように、本発明によれば、仮想
計算機を実行する処理装置において、現ＰＳＷ等のレジ
スタをＲＡＭ化することが可能になるので、処理装置の
集積の高度化を容易にし、経済性、信頼性等を改善する
という著しい工業的効果がある。
計算機を実行する処理装置において、現ＰＳＷ等のレジ
スタをＲＡＭ化することが可能になるので、処理装置の
集積の高度化を容易にし、経済性、信頼性等を改善する
という著しい工業的効果がある。
第１図は本発明の実施例構成ブロック図、第２図はｐｓ
ｗの説明図、 第３図は従来の一構成例ブロック図である。 図において、 １はｐｓｗの第１語、 ２はｐｓｗの第２語、３は修飾
データ、 １０．１１．１５はレジスタ、１２．２
２は論理和ゲート、１３．２３は選択回路、１４は実行
ｐｓｗ、 ２０．２１は記憶装置、２４はマイクロ
プログラム制御部 本発明のｎ健ｕ成ブロック図 第１図 ｐｓｗの説明図 従来の一構成例ブロック図 第３図
ｗの説明図、 第３図は従来の一構成例ブロック図である。 図において、 １はｐｓｗの第１語、 ２はｐｓｗの第２語、３は修飾
データ、 １０．１１．１５はレジスタ、１２．２
２は論理和ゲート、１３．２３は選択回路、１４は実行
ｐｓｗ、 ２０．２１は記憶装置、２４はマイクロ
プログラム制御部 本発明のｎ健ｕ成ブロック図 第１図 ｐｓｗの説明図 従来の一構成例ブロック図 第３図
Claims (1)
- 【特許請求の範囲】 計算機システムの処理装置において、 現プログラム状態語及び修飾データを保持する記憶装置
（２０、２１）、 実効プログラム状態語を保持する手段（１４）、該記憶
装置（２０、２１）から該現プログラム状態語及び該修
飾データを読み出し、該現プログラム状態語に該修飾デ
ータによって所定の修飾を実施してなる、実効プログラ
ム状態語を構成する機構（２２、２３） 及び、該機構と分離されてなり、該構成した実効プログ
ラム状態語を上記レジスタに設定する機構（２４、２５
）を有することを特徴とするプログラム状態語切換制御
方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15980685A JPS6220034A (ja) | 1985-07-19 | 1985-07-19 | プログラム状態語切換制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15980685A JPS6220034A (ja) | 1985-07-19 | 1985-07-19 | プログラム状態語切換制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6220034A true JPS6220034A (ja) | 1987-01-28 |
Family
ID=15701664
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15980685A Pending JPS6220034A (ja) | 1985-07-19 | 1985-07-19 | プログラム状態語切換制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6220034A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01152541A (ja) * | 1987-12-09 | 1989-06-15 | Hitachi Ltd | 仮想計算機システム |
| JPH0373031A (ja) * | 1989-08-14 | 1991-03-28 | Fujitsu Ltd | メモリアクセス制御方式 |
| KR102048296B1 (ko) | 2019-06-27 | 2019-11-25 | (주) 씨플렉스코리아 | 외력흡수형 부잔교 |
-
1985
- 1985-07-19 JP JP15980685A patent/JPS6220034A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01152541A (ja) * | 1987-12-09 | 1989-06-15 | Hitachi Ltd | 仮想計算機システム |
| JPH0373031A (ja) * | 1989-08-14 | 1991-03-28 | Fujitsu Ltd | メモリアクセス制御方式 |
| KR102048296B1 (ko) | 2019-06-27 | 2019-11-25 | (주) 씨플렉스코리아 | 외력흡수형 부잔교 |
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