JPH065276U - 時間軸補正回路 - Google Patents

Abstract

(57)【要約】 【目的】 第２の PLL回路によって第１の PLL回路のク
ロック信号周波数を低くして高周波成分の時間軸誤差を
除去するものである。 【構成】 入力映像信号の同期分離回路２と、第１のク
ロック信号を発生する第１の PLL回路３と、残留位相誤
差に基づいて移相する移相器４と、第２のクロック信号
を発生する第２の PLL回路５と、基準クロック信号発生
器６とを設け、第２のクロック信号でディジタルデータ
に変換する A/D変換回路７と、ディジタルデータ記憶の
メモリ回路８と、基準クロック信号で読み出されたディ
ジタルデータをアナログ信号に変換する D/A変換回路９
とで構成したものである。

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】

この考案は映像信号の時間軸補正回路に係り、特に、高周波帯の時間軸誤差を 取り除くのに好適な時間軸補正回路に関する。

【０００２】

【従来技術】

従来より、映像信号の時間軸補正回路は図２に示すブロック図のものが多く提 供されていた。図において、１は映像信号の入力端子、２は入力映像信号中の水 平同期信号を分離して取り出す同期分離回路であり、この水平同期信号は PLL回 路３に供給される。この PLL回路３は周知のように位相比較器3a、位相補償回路 3b、電圧制御発振回路(VCO)3c 、分周器3dより構成されている。

【０００３】 ４は PLL回路３の出力クロック信号を PLL回路３の残留位相誤差によって移相 する移相器である。６は基準クロック発生器、７は映像入力端子１に供給された 入力映像信号をディジタル信号に変換する A/D変換回路であり、この変換された ディジタルデータはメモリ回路８に記憶され、 D/A変換回路９でアナログ映像信 号に変換されて出力端子10より出力される。

【０００４】 この様に構成した映像信号の時間軸補正回路は、 PLL回路３で位相補正され映 像信号の水平同期信号及びバースト信号に同期したクロック信号によって映像信 号は A/D変換回路７でディジタルデータに変換され、このディジタルデータはメ モリ回路８の所定のアドレスに記憶され、この記憶されたディジタルデータは基 準クロック発生器６の基準クロック信号を読み出しクロック信号としてメモリ回 路８の所定のアドレスから読み出されて映像出力し、この映像出力信号はディジ タル時間軸補正が行うわれていた。

【０００５】

【考案が解決しようとする課題】

しかし、上記した従来の時間軸補正回路は、 PLL回路３の分周比に限界があり 比較的高い周波数成分の時間軸誤差を取り除くことが困難であった。即ち、 PLL 回路３の残留位相誤差が大きい場合、 PLL回路３で発生するクロック信号が高周 波であるため、移相器４の制御幅が狭く、上記残留位相誤差を完全に取り去るこ とができ無いという欠点があった。

【０００６】 この考案は上記した点に鑑みてなされたものであり、その目的とするところは 従来例の欠点を解消し、第２の PLL回路を設け、第１の PLL回路のクロック信号 周波数を低くして高周波成分の時間軸誤差を除去することができる時間軸補正回 路を提供するところにある。

【０００７】

【課題を解決するための手段】

この考案の時間軸補正回路は入力映像信号中の水平同期信号を取り出す同期分 離回路と、水平同期信号及びバースト信号に同期したクロック信号を発生する P LL回路と、上記クロック信号の位相を上記 PLL回路の残留位相誤差に基づいて移 相する移相器と、基準クロック信号を発生する基準クロック発生器と、上記入力 映像信号を上記移相器の出力クロック信号でディジタルデータに変換する A/D変 換回路と、このディジタルデータを記憶するメモリ回路と、このメモリ回路から 上記基準クロック信号で読み出されたディジタルデータをアナログ映像信号に変 換する D/A変換回路とを備えた時間軸補正回路において、上記移相器の出力クロ ック信号で第２のクロック信号を発生する第２の PLL回路を設け、この第２のク ロック信号によって上記 A/D変換回路とメモリ回路とを動作させて上記水平同期 信号及びバースト信号に同期するよう構成したものである。

【０００８】

【作用】

この考案によれば、同期分離回路からの水平同期信号及びバースト信号に同期 した第１のクロック信号を第１の PLL回路で発生し、移相器を介して更に第２の PLL回路で第２のクロック信号を生成する。この第２のクロック信号は入力映像 信号をディジタル信号に変換する A/D変換回路と、ディジタルデータを記憶する メモリ回路に供給され、入力アナログ映像信号を映像信号中の水平同期信号及び バースト信号に同期させてディジタル化する。

【０００９】 一方、、基準クロック発生器の基準クロック信号を上記メモリ回路及び D/A変 換回路に供給し、上記メモリ回路に記憶した映像ディジタルデータを読み出し、 D/A変換回路でアナログ信号に変換し、映像信号の時間軸を補正したアナログ映 像信号を出力することができる。

【００１０】 この様に、第１の PLL回路で位相同期した第１のクロック信号を発生し、更に 、第２の PLL回路で第２のクロック信号を発生させることができるので、第１の クロック信号の周波数を第２のクロック信号周波数より低くすることができ、移 相器での移相による遅延時間が長くなり、第１の PLL回路の残留位相誤差が大き い場合でも対応可能にすることができる。

【００１１】 即ち、移相器で第１の PLL回路の残留位相誤差に対応して移相することができ るので、映像信号からの高周波成分の時間軸誤差を除去することができ、完全に 入力映像信号の水平同期信号及びバースト信号に同期させ、より良い映像信号の 時間軸補正を行うことができる。

【００１２】

【実施例】

この考案に係る時間軸補正回路の実施例を図１のブロック図に基づいて説明す る。なお、従来例と同一部分には同一符号を付してその説明を省略する。図にお いて、５は第２の PLL回路であり、この第２の PLL回路５は第１の PLL回路３と 同様に、位相比較器5a、位相補償回路5b、電圧制御発振回路(VCO)5c 及び分周器 5dで構成されている。

【００１３】 入力映像信号中の水平同期信号及びバースト信号に同期した第１のクロック信 号を発生する第１の PLL回路３の残留位相誤差に基づいて、移相器４で移相した 第１のクロック信号が第２の PLL回路５に供給される。この第２の PLL回路５で 発生する第２のクロック信号は入力映像信号をディジタル信号に変換する A/D変 換回路７と、この変換されたディジタルデータを記憶するメモリ回路８に供給さ れ、入力映像信号をディジタル化して時間軸補正を行うことができる。

【００１４】 この様に構成した時間軸補正回路は、第２の PLL回路５を設けたことにより、 第１の PLL回路３の第１のクロック信号の周波数は第２の PLL回路５の第２のク ロック信号の周波数より低くすることができる。従って移相器４の移相動作によ る遅延時間が長くなり、第１の PLL回路３の残留位相誤差が大きくなっても十分 に対応することができる。

【００１５】 即ち、移相された第１のクロック信号は第２の PLL回路５で周波数が逓倍され て第２のクロック信号を発生し、この第２のクロック信号は入力映像信号中の水 平同期信号及びバースト信号により完全に同期し、入力映像信号はディジタルデ ータ化されメモリ回路８に記憶される。

【００１６】 上記、メモリ回路８に書き込まれた映像信号のディジタルデータは基準クロッ ク発生器６の基準クロック信号で読み出され、 D/A変換回路９でアナログ映像信 号に変換される。従って、入力映像信号から比較的高い周波数成分の時間軸誤差 が除去されて時間軸補正が成されたアナログ映像信号を得ることができる。

【００１７】 以上、第１及び第２の PLL回路3,5 の回路構成を同じようにして説明したが、 第１の PLL回路３の分周器3dを省いて構成することも可能であり、第１の PLL回 路３の回路構成を簡単にすることができる。

【００１８】

【考案の効果】

この考案に係る映像信号の時間軸補正回路は前述のように、第２の PLL回路５ を設けたので、第１の PLL回路３の第１のクロック信号周波数を第２のクロック 信号周波数より低くすることができ、移相器４の移相動作による遅延時間が長く なって第１の PLL回路３の残留位相誤差が大きな場合でも、入力映像信号をディ ジタル化する A/D変換回路７やメモリ回路８のクロック信号を水平同期信号及び バースト信号に完全に同期させることができるという効果がある。

【００１９】 この様に、クロック信号を入力映像信号の水平同期信号及びバースト信号に同 期させることにより、入力映像信号の比較的高い周波数の時間軸誤差を除去する こともできる。

【００２０】 しかも、構造が簡単であって、また、安価に構成することができるため実施も 容易であるなどの優れた特長を有している。

【図面の簡単な説明】

【図１】この考案に係る時間軸補正回路の実施例を示し
たブロック図である。

【図２】従来例を示したブロック図である。

【符号の説明】

１ 映像信号の入力端子 ２ 同期分離回路 ３ 第１の PLL回路 ４ 移相器 ５ 第２の PLL回路 ６ 基準クロック発生器 ７ A/D変換回路 ８ メモリ回路 ９ D/A変換回路

Claims (1)

【実用新案登録請求の範囲】
1. 【請求項１】 入力映像信号中の水平同期信号を取り出
   す同期分離回路と、水平同期信号及びバースト信号に同
   期したクロック信号を発生するＰＬＬ回路と、上記クロ
   ック信号の位相を上記ＰＬＬ回路の残留位相誤差に基づ
   いて移相する移相器と、基準クロック信号を発生する基
   準クロック発生器と、上記入力映像信号を上記移相器の
   出力クロック信号でディジタルデータに変換するＡ／Ｄ
   変換回路と、このディジタルデータを記憶するメモリ回
   路と、このメモリ回路から上記基準クロック信号で読み
   出されたディジタルデータをアナログ映像信号に変換す
   るＤ／Ａ変換回路とを備えた時間軸補正回路において、 上記移相器の出力クロック信号で第２のクロック信号を
   発生する第２のＰＬＬ回路を設け、この第２のクロック
   信号によって上記Ａ／Ｄ変換回路とメモリ回路とを動作
   させて上記水平同期信号及びバースト信号に同期するよ
   う構成したことを特徴とする時間軸補正回路。