JPH0652960B2 - 時分割通話路 - Google Patents

Description

【発明の詳細な説明】 〔発明の概要〕 本発明は、書込みサイクルタイムを見かけ上遅くして、
データやライトイネーブルのタイミングマージンを確保
するため、ｎ個の通話路メモリにｎ個のデータを同時並
列に書込み、同じ時間に別のｎ個の通話路メモリから同
じ数のデータをｎ倍の速度で直列的に読出すことによ
り、読出しサイクルタイムで制限される限界まで時分割
通話路を高速度で動作させるようにしたものである。

〔産業上の利用分野〕

本発明は、時分割通話路に関し、特に交換し得るデータ
のスループツトを通話路メモリの読出し動作速度の限界
まで拡大し得る超高速の時分割通話路に関するものであ
る。

〔従来の技術〕

デイジタル交換機における時分割通話路は、タイムスロ
ツトの入替え機能を備えた時間スイツチと、ハイウエイ
相互間のタイムスロツトの乗換えを行う空間スイツチと
で構成される。さらに、時間スイツチは、通話路メモリ
と保持メモリとカウンタとから構成され、通話路メモリ
でハイウエイの多重度分のデイジタル符号化した音声情
報等を格納し、保持メモリで通話路メモリの書込み番地
（または読出し番地）を指定するとともに、カウンタで
通話路メモリに対しデイジタル符号化した音声情報等を
順番に読出す（または書込む）。

第３図は、従来の時分割通話路の構成図である。

第３図において、１および２は通話路メモリ、３は保持
メモリ、４はカウンタ、５は通話路メモリ入力レジス
タ、６，８は通話路メモリ・アドレスレジスタ、７は通
話路メモリ出力レジスタ、９，１０，１１はセレクタ、
１２は保持メモリ入力レジスタ、１３は保持メモリアド
レスレジスタである。また、ＩＨＷは入力データハイウ
エイ、通話路メモリ１，２中のＤＩ，ＤＯ，ＷＥ，ＡＤ
は入出力端子であつて、それぞれデータの入力、データ
の出力、ライトイネーブル、およびアドレス入力端子で
ある。ＯＨＷは、出力データハイウエイ、ＡＨＷは保持
メモリ入力ハイウエイである。また、保持メモリ３中の
ＤＩ，ＤＯ，ＷＥ，ＡＤは入出力端子であり、それぞれ
データ入力、データ出力、ライト・イネーブル、および
アドレス入力端子である。

第４図は、第３図の動作タイミングチヤートである。第
３図、第４図を用いて、従来の方式のいわゆるＲ・Ｗ分
離方式の時分割通話路の動作原理を説明する。

入力データハイウエイＩＨＷ上を伝送されてきたあるタ
イムスロツトのデータＡ，Ｂ，Ｃ，‥‥を、通話路メモ
リ入力レジスタ５でラツチする。通話路メモリ１または
２の一方、例えば１においてシーケンスシヤル書込み、
他方の２においてランダム読出しを行つている場合のタ
イミングの動作について述べる。カウンタ４の出力０，
１，２，３，‥‥‥をセレクタ１０で選択し、通話路メ
モリ・アドレスレジスタ６にこれをラツチする。次に、
ライトイネーブルＷＥ１をクロツクに同期させてローレ
ベルにすることにより、通話路メモリ入力レジスタ５に
ラツチされているデータを、通話路メモリ・アドレスレ
ジスタ６により指示されたアドレスに基づき通話路メモ
リ１に順次書込む。また、ここで用いられたカウンタ４
の出力は分岐されて、保持メモリ・アドレスレジスタ１
３にラツチされ、そのアドレスに基づき保持メモリ３の
内容Ａ（０），Ａ（１），Ａ（２），‥‥‥が読出され
る。他方の通話路メモリ２においては、この保持メモリ
３の出力をセレクタ１１で選択した後、通話路メモリ・
アドレスレジスタ８にラツチされ、そのアドレスに基づ
き通話路メモリ２の内容が読出され、セレクタ９で選択
された後、通話路メモリ出力レジスタ７にラツチされ、
出力データハイウエイＯＨＷ上に送出される。保持メモ
リ３の内容を交換したい順番に書込んでおけば、任意の
タイムスロツトに交換接続することができる。また、こ
の書込みを行つている通話路メモリ１と、読出しを行つ
ている通話路メモリ２を、１フレームごとに切替える。
例えば、入力データハイウエイＩＨＷのタイムスロツト
番号＃１上のデータＢを出力データハイウエイＯＨＷの
タイムスロツト番号＃３に交換接続するには、保持メモ
リ３のアドレス〔３〕の内容Ａ（３）を１にして、第４
図の第２フレームに示すように動作させる。すなわち、
第３図の構成では、１タイムスロツト時間内に、入力デ
ータハイウエイＩＨＷからの書込みまたは出力データハ
イウエイＯＨＷに対する読出し動作を必要としている。
この場合、メモリとしては、書込み速度と読出し速度が
同程度の高速性を必要とする。しかし、現在の超高速メ
モリにおいては、書込み時に、アドレス，データ，ライ
トイネーブルを設定するタイミングマージンがある程度
必要であるため、書込みサイクル時間は読出しサイクル
時間に比べて長い時間を必要とする。そのため、第３図
の時分割通話路においては、交換し得る最大動作速度が
メモリの高速性能では決定されず、各種のタイミングマ
ージンを含む遅い書込みサイクル時間で制限されてしま
うので、超高速メモリの高速性能が十分に生かせないと
いう問題がある。

〔発明の目的〕

本発明の目的は、このような従来の問題を解決し、通話
路メモリの書込みサイクルタイムによる通話路の動作速
度制限を緩和して、通話路メモリの読出し時間限界まで
通話路の動作速度を高速化することができる時分割通話
路を提供することにある。

〔発明の構成〕

上記目的を達成するため、本発明の時分割通話路は、入
力ハイウエイ上のデータを書込み／読出しする２組の通
話路メモリと、該通話路メモリの書込みアドレスを制御
するカウンタと、該通話路メモリの読出しアドレスを記
憶する保持メモリとからなる時間スイッチを用いて、一
方の通話路メモリの書込み動作中に他方の通話路メモリ
で読出し動作を行い、この並行動作を１フレームごとに
交互に切替える時分割通話路において、各組の通話路メ
モリを２分割して構成し、該通話路メモリの一方の組の
上記２分割された２つの通話路メモリに対して２個のデ
ータをある時間ｔｗ間に同時並列に書込みを行い、ま
た、上記保持メモリから読みだしたアドレスよって、他
方の組の通話路メモリの分割された２つの通話路メモリ
からｔｗ／２時間に１データの割合で読出すことによっ
て、ｔｗ時間当り２個のデータを交換するようにしたこ
とに特徴がある。

〔実施例〕

以下、本発明の実施例を、図面により詳細に説明する。

第１図は、本発明の一実施例を示す時分割通話路の構成
図であり、第２図は第１図の動作タイミングチヤートで
ある。

第１図の時分割通話路は、通話路メモリを４分割した場
合の例を示したもので、２１，２２，２３，２４がそれ
ぞれ４つの独立した通話路メモリ、２５は保持メモリ、
２６はカウンタ、２７，２８，２９は通話路メモリ入力
レジスタ、３０，３６は通話路メモリ・アドレスレジス
タ、３２，３７はアドレスセレクタ、３１，３４，３５
は出力データセレクタ、３８は保持メモリ入力レジス
タ、３９は保持メモリ・アドレスレジスタである。な
お、通話路メモリ２１〜２４中のＤＩ，ＤＯ，ＷＥ，Ａ
Ｄは、入出力端子であつて、それぞれデータ入力、デー
タ出力、ライトイネーブルおよびアドレス入力端子であ
る。また、保持メモリ２５中のＤＩ，ＤＯ，ＷＥ，ＡＤ
は入出力端子であつて、それぞれデータ入力、データ出
力、ライトイネーブルおよびアドレス入力端子である。
さらに、ＩＨＷは入力データハイウエイ、ＯＨＷは出力
データハイウエイ、ＡＨＷは保持メモリ入力ハイウエ
イ、３３は通話路メモリ出力レジスタである。

第１図，第２図により、動作を詳細に述べる。時分割交
換は、あるフレーム内のタイムスロットデータの時間順
序を入れ替えることにより実現する。本発明は、書込み
と読出しを異なる通話路メモリにより行うものである。
書込みと読出しは同時並列に行われており、まず書込み
の方法について説明する。

入力データハイウエイＩＨＷ上を伝送されて来たタイム
スロツト番号＃０のデータＡを、第２図の第１番目のク
ロツクの立上りタイミングで通話路メモリ入力レジスタ
２７にラツチする。次に、入力データハイウエイＩＨＷ
上のタイムスロツト番号＃１のデータＢを、第２番目の
クロツクの立上りタイミングで通話路メモリ入力レジス
タ２９にラツチすると同時に、通話路メモリ入力レジス
タ２７上のデータＡを通話路メモリ入力レジスタ２８に
転送する。つまり、第２図の第１フレームでは、通話路
メモリ入力レジスタ２８と２９に、それぞれＡ，Ｃ，
Ｅ，Ｇ，‥‥とＢ，Ｄ，Ｆ，‥‥の各データが順次ラツ
チされることになる。また、カウンタ２６の出力の上位
（ｎ−１）ビツトをアドレスセレクタ３２で選択し、通
話路メモリ・アドレスレジスタ３０に入力する。アドレ
スセレクタ３２もしくは３７は、１フレームごとに切り
替えられており、書込みのフレームでは常時カウンタ２
６の上位（ｎ−１）ビットを選択する。ここで、カウン
タ２６はｎビツト、例えば３ビツトで計数するカウンタ
を用いているが、３ビツトのカウント値をそのまま通話
路メモリアドレスレジスタ３０，３６に送出せず、上位
（ｎ−１）ビツト、つまり３ビツトの場合は上位２ビッ
トだけ送出して、送出するアドレスの変化の周期を２倍
にすることにより、１／２遅い周波数でアドレスレジス
タ３０、３６を動作させる。第２図では、通話路メモリ
・アドレスレジスタ３０に０，１，２，３，‥‥‥を順
次セツトする。この通話路メモリ・アドレスレジスタ３
０の内容に基づき、２つの通話路メモリ入力レジスタ２
８，２９にラツチされていたデータを、２つの通話路メ
モリ２１，２２に同時並列に書込む。書込むタイミング
は、第２図の第１フレームでライトイネーブル信号ＷＥ
−１がローレベルの間に行われる。ライトイネーブル信
号ＷＥ−１は、タイムスロツトのクロツクの倍の周期を
有しており、通話路メモリ２１，２２への書込み動作は
１／２の遅い速度で行われることになる。これらの一連
の動作により、入力データハイウエイ上の２つの連続す
るデータＡ，Ｂを通話路メモリ２１，２２の各々０番地
に、入出力ハイウエイの２タイムスロツト時間かけて書
込むことができる。同じように、タイムスロツト番号＃
２，＃３のデータＣ，Ｄも、２つ同時並列に、通話路メ
モリ２１，２２のアドレス１番地に書込まれる。このよ
うにして、１フレームのデータのうち、タイムスロツト
番号が偶数のデータは通話路メモリ２１に、奇数のデー
ダは通話路メモリ２２に、順次書込まれる。つまり、結
果的に通話路メモリ２１にはＡ、Ｃ、Ｅ、Ｇ・・・、通
話路メモリ２２にはＢ、Ｄ、Ｆ、Ｈ・・・が記憶されて
おり、両者の通話路メモリ２１、２２で全ての入力デー
タを記憶している。

２つの通話路メモリ２１，２２において、データの書込
みを行つているフレームタイミングでは、他の２つの通
話路メモリ２３，２４は読出し動作を行う。次に、読出
し動作について述べる。

先に述べたように、読出しと書込みは異なる通話路メモ
リに同時並列に行われている。

カウンタ２６の出力のｎビツトを、保持メモリ・アドレ
スレジスタ３９に入力する。ここで用いられるカウンタ
２６は、通話路メモリ２１，２２への書込みに用いられ
るカウント値より１ビツト多いため、カウントアツプの
タイミングも２倍速いことになる。保持メモリ２５のＫ
（Ｋは任意の整数）番地には、出力データハイウエイＯ
ＨＷのタイムスロツト番号＃Ｋに出すべきデータの通話
路メモリ上のアドレスが書込まれている。保持メモリ・
アドレスレジスタ３９の指示に基づき、出力タイムスロ
ットの順番を通話路メモリ上のアドレスを順次読出し、
保持メモリ２５の内容をアドレスセレクタ３７で選択
し、通話路メモリ・アドレスレジスタ３６に入力する。
この通話路メモリ・アドレスレジスタ３６にセツトされ
たアドレスの任意の１ビット（通常は下位１ビット）
を、２つの通話路メモリ２３，２４の選択信号としてセ
レクタ３５に送り（転送路は波線で示す）、通話路メモ
リ・アドレスレジスタ３６中の残りの内容に基づき、２
つの通話路メモリ２３，２４より同じアドレスのデータ
を読出す。この２つのデータのうち、必要な１つをセレ
クタ３５で選択し、さらにセレクタ３４を通過した後、
通話路メモリ出力レジスタ３３に入力し、出力データハ
イウエイＯＨＷに送出する。つまり、書込み時に、例え
ば、入力タイムスロット＃０、＃１で到着したＡ、Ｂ
は、通話路メモリ２１、２２のそれぞれ＃０番地に書き
込んでいる。読出し時に、Ａを出力したければ、両通話
路メモリの＃０を読出し、セレクタ３１を制御し、Ａの
みを出力する。

第２図に示すように、次の第２フレームにおいては、第
１フレームとは逆に、上の２つの通話路メモリ２１，２
２で第１フレームで書込んだデータの読出しを行い、下
の２つの通話路メモリ２３，２４で第２フレームのデー
タを書込む。第２フレームでは、通話路メモリ・アドレ
スレジスタ３０にｎビツトのカウンタ出力で更新される
アドレス番地Ａ（０），Ａ（１），Ａ（２），‥‥‥が
入力され、一方の通話路メモリ・アドレスレジスタ３６
に（ｎ−１）ビツトのカウンタ出力で更新されるアドレ
ス番地０，１，２，３，‥‥‥が入力されることにな
る。読出しのアドレスを保持メモリで指示することによ
り、データハイウエイ上の時分割交換接続が可能とな
る。

実際の交換動作の例を第５図を用いて説明する。到着デ
ータＡ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ、Ｇ、Ｈ、Ｉ、Ｊ・・・
を Ｅ、Ｄ、Ａ、Ｂ、Ｂ、Ｆ、Ｃ・・・と交換接続した
例である。

第１フレームでは、到着データＡ、Ｂ、Ｃ、Ｄ・・・は
それぞれの該当する通話路メモリ２１、２２に書き込ま
れる。先に述べたように、通話路メモリ２１には偶数の
タイムスロット、つまり＃０、＃２、＃４、＃６、・・
・のタイムスロットデータであるＡ、Ｃ、Ｅ、Ｇを書込
み、通話路メモリ２２には、奇数のタイムスロット、つ
まり＃１、＃３、＃５、＃７、・・・のタイムスロット
データであるＢ、Ｄ、Ｆ、Ｈ、・・・を書き込む。

第１フレームで到着し書き込まれたデータは第２フレー
ムで読み出される。保持メモリ２５には、第１のタイム
スロットで交換出力されるデータのアドレス＃４、第２
のタイムスロットで交換出力されるデータのアドレス＃
３等が順に書き込まれている。つまり、保持メモリで
は、例えば、＃４、＃３、＃０、＃１、＃１、＃５、＃
２が順に書き込まれており、カウンタ２６及びアドレス
ＲＧ３９により、順にかつ書込みの２倍の速度で読み出
され、通話路メモリ、アドレスレジスタ（ＳＡＤＲ）３
０に書き込まれる。ここで、第１タイムスロットで読み
出される＃４の２進表現（１００）で上位２ビット１０
は通話路メモリ上の格納アドレスであり、下位１ビット
はセレクタ３１を制御して通話路メモリを選択してい
る、つまり１００では通話路メモリ２１よりＥを、通話
路メモリ２２よりＦを読み出すが、下位１ビットにより
Ｅのみを出力ＨＷに転送する。同様に、第２タイムスロ
ットでは＃３（０１１）で読み出され、通話路メモリ２
１よりＣを、通話路メモリ２２よりＤを読出し下位ビッ
ト１で通話路メモリ２２を選択し、Ｄを出力する。この
ようにして到着したデータＡ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ、Ｇ
・・・は、Ｅ、Ｄ、Ａ、Ｂ、Ｂ、Ｆと時分割交換して出
力されることがわかる。

本発明では、実際の到着データは全て１フレーム遅れて
読み出される。

保持メモリ２５の内容変更に伴う書込みは、１フレーム
のあるタイムスロツトの交換を中止し、保持メモリ入力
レジスタ３８にラツチするデータの書込みを行う。

このように、本実施例においては、第３図に示す従来の
通話路に比べて、書込み時間を２倍に長くとることがで
き、従つて書込み時間のマージンを多くとることができ
る。また、同じ動作速度のメモリを用いた場合には、交
換し得るスループツトを２倍に拡大することができる。
その結果、読出しサイクルタイムに比べ、書込みサイク
ルタイムが長くなる超高速ＲＡＭを用いて通話路を構成
する場合、データやライトイネーブルパルスに対するタ
イミングマージンの確保が可能となる。

〔発明の効果〕

以上、説明したように、本発明によれば、複数のデータ
を同時並列に書込み、同じ時間に同じ数のデータを直列
的に読出すので、従来高速化のネツクとなつていた書込
みサイクルを、見かけ上読出しサイクルタイムより長く
とれることになり、時分割通話路の動作速度を読出しサ
イクルタイムよつて制限される限界まで高速化すること
が可能になる。

【図面の簡単な説明】

第１図は本発明の一実施例を示す時分割通話路の構成
図、第２図は第１図の動作タイムチヤート、第３図は従
来の時分割通話路の構成図、第４図は第３図の動作タイ
ミングチヤートである。第５図は第１図の時分割交換を
説明する動作タイムチャートである。 １，２，２１〜２４：通話路メモリ、３，２５：保持メ
モリ、４，２６：カウンタ、５，１２，２７〜２９，３
８：入力レジスタ、６，８，１３，３０，３６，３９：
アドレスレジスタ、７，３３：出力レジスタ、９〜１
１，３１，３２，３４，３５，３７：セレクタ、ＩＨ
Ｗ：入力データハイウエイ、ＯＨＷ：出力データハイウ
エイ、ＡＨＷ：保持メモリ入力ハイウエイ。

フロントページの続き (72)発明者 宮永 博史 神奈川県厚木市小野1839番地 日本電信電 話公社厚木電気通信研究所内 (72)発明者 鈴木 正雄 神奈川県厚木市小野1839番地 日本電信電 話公社厚木電気通信研究所内

Claims (1)

【特許請求の範囲】
1. 【請求項１】入力ハイウエイ上のデータを書込み／読出
   しする２組の通話路メモリと、該通話路メモリの書込み
   アドレスを制御するカウンタと、該通話路メモリの読出
   しアドレスを記憶する保持メモリとからなる時間スイッ
   チを用いて、一方の通話路メモリの書込み動作中に他方
   の通話路メモリで読出し動作を行い、この並行動作を１
   フレームごとに交互に切替える時分割通話路において、
   各組の通話路メモリを２分割して構成し、該通話路メモ
   リの一方の組の上記２分割された２つの通話路メモリに
   対して２個のデータをある時間ｔｗ間に同時並列に書込
   みを行い、また、上記保持メモリから読みだしたアドレ
   スによって、他方の組の通話路メモリの分割された２つ
   の通話路メモリからｔｗ／２時間に１データの割合で読
   出すことによって、ｔｗ時間当り２個のデータを交換す
   るようにしたことを特徴とする時分割通話路。