JPH07193844A

JPH07193844A - 時間スイッチ

Info

Publication number: JPH07193844A
Application number: JP33033893A
Authority: JP
Inventors: Akira Umetsu; 彰梅津
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1993-12-27
Filing date: 1993-12-27
Publication date: 1995-07-28

Abstract

(57)【要約】【目的】局用交換機のＴＳＳＩが必要なデータと内部遅
延を小さくしたいデータとをソフトウェアおおびハード
ウェアの両面で最小の負担により同一交換機に収容する
時間スイッチを提供する。【構成】この時間スイッチは、ダブルバッファ構成の時
間スイッチに加えて、シングルバッファ構成およびダブ
ルバッファ構成の書込みおよび読出しタイミングを切換
えるフレーム切換データとＣＴＬＭ３のメモリ領域が拡
張されこの拡張された領域にシングルバッファ構成また
はダブルバッファ構成のいずれかを選択するために外部
から設定される切換選択ビットのデータとから選択制御
信号を生成し、この生成した信号をマルチプレクサ６の
選択制御信号の入力端に供給する排他的論理和回路１を
有する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はデジタル交換機の時間ス
イッチに関し、特に複数のタイムスロット（以下、ＴＳ
と称す）を必要とするＩＳＤＮ端末および通常の電話端
末が収容される大規模な局用交換機に用いる時間スイッ
チに関する。

【０００２】

【従来の技術】デジタル交換機の１つの通話パスは時分
割多重したデジタル信号（ＰＣＭ信号）のままで時間的
に交換を行なっており、データ・ハイウェイ（以下、ハ
イウェイと称す）もメモリスイッチやゲートスイッチと
いった半導体部品で構成されている。しかも、メモリス
イッチやゲートスイッチは広く汎用性のあるＬＳＩ技術
の適用分野であり、小型化、経済化の点で有利である。

【０００３】またデジタル交換機におけるハイウェイの
基本は、ＴＳの入力機能を持っている時間スイッチとよ
ばれる半導体装置であり、情報ビット列群の書込み、記
憶、読出しのできるメモリ素子によりその情報の入れ換
えが行なわれる。しかも、時間スイッチのみで大容量の
デジタルハイウェイを構成するには、メモリ素子の動作
速度の問題から技術的に困難な面がある。

【０００４】この時間スイッチは、デジタル交換機のハ
イウェイ構成上は不可欠の要素であり、上述のように通
話メモリ（ＳｐｅｅｃｈＰａｔｈＭｅｍｏｒｙ；以
下、ＳＰＭと称す）と、制御メモリ（ＳｐｅｅｃｈＰ
ａｔｈＣｏｎｔｒｏｌｌＭｅｍｏｒｙ；以下、ＣＴＬ
Ｍと称す）および順次書込アドレスカウンタおよび順次
読出アドレスカウンタから構成され、次のような機能を
もっている。

【０００５】ＳＰＭは、ハイウェイ上のデジタル符号化
した情報の格納をする機能をもっておりその記憶容量は
時間スイッチに出入りするハイウェイのＴＳの総数分、
すなわちそのハイウェイの多重度×ハイウェイ本数に見
合う容量が用意される。

【０００６】ＣＴＬＭは、ＳＰＭの書込み番地、読出し
番地を指定するメモリである。読出し／書込みアドレス
カウンタはＳＰＭとＣＴＬＭとに対し、デジタル符号化
した情報を順番に読出し／書込みをしてハイウェイに読
み出すための順次アドレスを発生する回路である。

【０００７】実際のデジタル交換機では、伝送路からの
ハイウェイを複数本集めて、大きな多重度をもつハイウ
ェイに多重化した後時間スイッチに接続する。

【０００８】この時間スイッチは、時間スイッチの単位
容量である多重度１０２４の場合、１ＴＳの時間（１２
２ｎｓ）以内に書込み／読出しをするためには、メモリ
サイクルタイムはそれぞれ６０ｎｓと高速化が必要であ
る。

【０００９】半導体技術の進歩に伴ないサイクルタイム
６０ｎｓ以下を確保できるメモリ素子が得られるように
なり、上述したメモリ素子の動作速度の問題も改善さ
れ、時間スイッチの単位容量である多重度１０２４、書
込み／読出し交互方式の時間スイッチが採用されてい
る。また、音声１チャンネルは、８ビットに符号化され
ているので、直列８ビットデータ（ＳＰＭの０〜１０２
３番地の内容）を並列化して、多重化することにより同
一時間間隔で８倍のチャンネル数を送出することができ
るのである。この並列化は、スイッチの前段のシリアル
／パラレル変換器で実行され、時間スイッチのＳＰＭも
並列化された状態でデータ交換が実行される。

【００１０】この種の時間スイッチの構成にはシングル
バッファ型式およびダブルバッファ型式の２つの型式が
使用されているが、これらはその構成の違いから別々の
半導体集積回路を使用して別々の装置を実現している。

【００１１】すなわち、この従来のシングルバッファ型
式による時間スイッチの基本構成ブロック図を示した図
３およびその動作説明用タイミングチャートを示した図
４を参照すると、デジタル符号化された情報を格納する
２ⁿワード×９ビット構成のＳＰＭ２と、ＳＰＭ２の書
込みアドレスおよび読出しアドレスを指定する２ⁿワー
ド×（ｎ−１）ビットのＣＴＬＭ３と、ＳＰＭ２に対し
順次書込みアドレスを発生する周期ｎの順次書込アドレ
スカウンタ４と、ＣＴＬＭ３に対し順次読出しアドレス
を発生する周期ｎの順次読出アドレスカウンタ５とを備
える。

【００１２】ＳＰＭ２のデータ入力端ＤＩＮには入力デ
ータが供給される。このデータはｎチャネル多重のハイ
ウェイ上に存在し、１フレームが繰り返えし周期１２５
μｓで、ｎチャネル分（１チャネルは８ビット、最大１
６ビット構成）のデータが多重され、かつ直列のデータ
であり、入力端Ｗ／Ａに供給される順次書込アドレスカ
ウンタ４の出力信号に応答して順次アドレス１〜ｎに対
応するデータの順番でＳＰＭ２に書き込まれる。

【００１３】ＣＴＬＭ３には、順次読出アドレスカウン
タ５から入力端Ｒ／Ａに供給される読出アドレスに応答
して入力ＴＳと出力ＴＳの所定の接続関係のデータがＣ
ＰＵ等によりデータ入力端ＤＩＮに供給され、所定のア
ドレスが入力端Ｗ／Ａに供給されてその指定するメモリ
領域にあらかじめ書き込まれている。

【００１４】このＣＴＬＭ３の内容で指定された順次ア
ドレスがＳＰＭ２の入力端Ｒ／Ａに供給される。このと
き、ＳＰＭ２には先に順次書込アドレスカウンタ４によ
って指定されたアドレスのメモリ領域に一旦蓄えられて
いるｎチャンネルそれぞれのデータが存在しており、こ
れらのデータが上述の入力端Ｒ／Ａに供給されたＣＴＬ
Ｍ３からの順次アドレスに従って読出し端子ＤＯＵＴか
ら出力側ハイウェイに読出されるので、データの順序が
入れ換えられることになり、入力ｎチャネルと出力ｎチ
ャネルの時間軸上のスイッチングが実行されることにな
る。

【００１５】再び図４を参照すると、この例では、ｎフ
レームのＴＳ０のデータは、出力データ中のｎフレーム
のＴＳ０に読み出される。また、ｎフレームのＴＳ２の
データは、出力データ中のｎ＋１フレームのＴＳ１に読
出されていることを示している。

【００１６】すなわち、読出しのアドレス順序は、ＴＳ
０〜ＴＳ７の順番とは一切関係がない。つまり、規則性
がないため第１番目のＴＳにあったデータが所定の読出
順番によっては、第８番目のスロットに読出されること
もあり得るので、そのずれは最大で８ＴＳということに
なる。

【００１７】このときＳＰＭ２内にデータが蓄積されて
いる時間が、スイッチングのために必要となる遅延量で
ある。但し、回路に依存するタイミング遅延は除く。

【００１８】図中のデータａが最小遅延であり、データ
ｂが最大遅延となる。したがって、Ｔ＝フレーム（１２
５μｓ）とすると、遅延量Ｄｓは０よりも大きく、かつ
Ｔよりも小さく、平均遅延はＤｓｔｙｐ＝（１／２）Ｔ
となる。

【００１９】しかし、ｎフレームにあったＴＳ２のデー
タＣは、ｎ＋１フレームのＴＳ１にスイッチングされて
しまい、フレーム間の時間順序保存（以下、ＴＳＳＩと
称す）が保てなくなる。

【００２０】このようなＴＳＳＩを保てなくなる欠点を
解決するためにダブルバッファ構成の時間スイッチがあ
る。

【００２１】このダブルバッファ構成をブロック図で示
した図５、およびその動作説明用タイミングチャートを
示した図６を参照すると、上述したシングルバッファ構
成との相違点は、ＳＰＭ２ａおよび２ｂの２面とマルチ
プレクサ６を有し、ハイウェイからの入力データはＳＰ
Ｍ２ａおよび２ｂのデータ入力端ＤＩＮにそれぞれ供給
され、順次アドレスカウンタ４からのアドレスデータは
入力端Ｗ／Ａに、フレーム切換データ（１２５μｓ）が
Ｗ／Ｒに（ＳＰＭ２ｂには極性反転されて）それぞれ供
給されている。さらに、ＳＰＭ２ａおよび２ｂのそれぞ
れの出力はＤＯＵＴからマルチプレクサ６に供給され、
その制御信号としてフレーム切換データが供給される構
成が追加されていることである。

【００２２】それ以外の構成は図３に示した構成と同一
であり、同一構成要素には同一符号を付して構成の説明
は省略する。

【００２３】このダブルバッファ構成の時間スイッチ
は、ＳＰＭ２ａ（Ａ）および２ｂ（Ｂ）のＡＢ２面のも
データの書込みと読出しを交互に切換えるものである。
つまり、ｎフレームにおいては、ＳＰＭ２ａはｎフレー
ムのデータａ〜ｈが書込まれており、このデータは次の
ｎ＋１フレームまで保持される。つまり、連続した２つ
のフレームごとにデータの書換えが行われる。

【００２４】一方、このｎフレームにおいてＳＰＡ２ａ
の書込み動作と平行してＳＰＡ２ｂは読出し動作を行
う。その場合ＳＰＭ２ｂはｎ−１フレームで書込んだデ
ータｑ′〜ｘ′を読出すことになる。

【００２５】次のフレームｎ＋１においては、ＳＰＭ２
ａは、ｎフレームで書込まれたデータをＣＴＬＭ３の内
容によってデータａ〜ｈを読出す。そのときＳＰＭ２ｂ
はｎ＋１フレームのデータｉ〜ｐを書込んでいる。

【００２６】以上述べたように、ＳＰＭを２面用いて書
込みおよび読出しを交互に繰り返し実行させることによ
り、１フレーム内でＳＰＭ１フレーム分のデータは全て
読出されることになり、次のフレームにずれ込むことが
ない。つまり、ハード的にＴＳＳＩが確保されることを
示している。

【００２７】しかし、ＳＰＭ内にデータが蓄積されてい
る時間、つまり遅延はｎフレームで書かれｎ＋１フレー
ムで読出されるため、遅延量ＤｓはフレームＴより大き
くかつ２Ｔよりも小さい。また、平均遅延量はＤｓｔｙ
ｐ＝（３／２）Ｔである。

【００２８】このように、ダブルバッファ構成によれ
ば、ハード的にはＴＳＳＩを確保できるが、遅延量は１
Ｔの分だけ増加する。

【００２９】この問題を解決するために提案された他の
例が特開平３−２５８１９６公報に記載されている。同
公報記載の時間スイッチは、入出力ハイウェイと１対１
に対応した帰還ハイウェイを、１つ前の前のハイウェイ
として隣接して設けることにより、ブロックを発生する
ことなしに、単に最大遅延時間より小さい遅延時間をも
つＴＳを入力ハイウェイに対する帰還ハイウェイの同Ｔ
Ｓ接続し、この帰還ハイウェイから目的とする出力ハイ
ウェイのＴＳへ接続するとしている。

【００３０】

【発明が解決しようとする課題】前述したシングルバッ
ファ構成の場合は、平均遅延量は（１／２）Ｔとなり小
さいがハード的にＴＳＳＩが確保できず、もし、シング
ルバッファ構成でＴＳＳＩを確保しようとすれば、ソフ
トウェアがスイッチングデータのＴＳ使用状態を全て把
握しなければならず、大きな負担となる。

【００３１】また、この問題を解決するために提案され
た特開平３−２５８１９６の時間スイッチのように入力
ハイウエイ（入力データ）の容量を犠牲にしてＴＳＳＩ
を実現するのは実用的ではない。

【００３２】一方ダブルバッファ構成の場合は、ＴＳＳ
Ｉがハード的には確保できるが、平均遅延量は（３／
２）Ｔと大きな量になる。この場合、ＩＳＤＮ端末デー
タのように必らずＴＳＳＩを必要とするデータはそれで
もよいが、例えば音声データのように遅延量が増加する
と通話品質が悪くなるという欠点がある。

【００３３】しかしながら、現在の大規模な局用交換機
は音声加入者用も同時に収容しなければならない。した
がって、ソフトウェアの負担が通話遅延の増大というサ
ービス低下を招来している。

【００３４】本発明のの目的は、上述の欠点に鑑みなさ
れたものであり、時間スイッチにおいて、ＴＳＳＩが必
要なデータと内部遅延を小さくしたいデータとをソフト
ウェアおおびハードウェアの両面で最小の負担により同
一交換機に収容する時間スイッチを提供することにあ
る。

【００３５】

【課題を解決するための手段】本発明の時間スイッチ
は、デジタル交換機に使用され、ハイウェイ上のデジタ
ル符号化された情報をそれぞれ格納する２面のＳＰＭ
と、これらのＳＰＭの書込みアドレスおよび読出しアド
レスを指定するＣＴＬＭと、２面の前記ＳＰＭのいずれ
かの出力データをＴＳ単位で選択的に出力するマルチプ
レクサと、２面の前記ＳＰＭに対し順次書込みアドレス
を発生する順次書込アドレスカウンタと、前記ＣＴＬＭ
に対し順次読出しアドレスを発生する順次読出アドレス
カウンタとを有する時間スイッチにおいて；前記情報が
フレームごとに分割されこのフレームのそれぞれのなか
に複数のＴＳが多重化され１フレーム内で１ＴＳずつ交
互に書込みと読出しを行なうシングルバッファ構成およ
び２面の前記ＳＰＭからなりはじめのフレームでは１方
の前記ＳＰＭが書込み動作を、他方が読出し動作を行な
い次のフレームではその逆の動作を行なうダブルバッフ
ァ構成の両方を備え、前記ＴＳごとに前記シングルバッ
ファ構成および前記ダブルバッファ構成の出力データを
切換えて出力することが可能な切換手段を有することを
特徴とす。

【００３６】また、前記切換手段が、２面の前記ＳＰＭ
の書込みおよび読出しタイミングを切換えるフレーム切
換えデータと前記ＣＴＬＭのメモリ領域が拡張されこの
拡張された領域に前記シングルバッファ構成または前記
ダブルバッファ構成のいずれかを選択するために外部か
ら設定される切換選択ビットのデータとから選択制御信
号を生成する排他的論理和回路を備え、前記選択制御信
号に応答して前記マルチプレクサが前記シングルバッフ
ァ構成または前記ダブルバッファ構成のいずれかの出力
データを前記ＴＳ単位で選択的に出力するとを特徴とす
る。

【００３７】

【実施例】次に、本発明の実施例について図面を参照し
ながら説明する。

【００３８】図１は本発明の時間スイッチの一実施例を
示すブロック図である。図１を参照すると、図５に示し
たダブルバッファ構成と異なる点は、ハイウェイ上のデ
ジタル符号化された情報をそれぞれ格納する１面のＳＰ
Ｍをもち、情報がフレームごとに分割されこのフレーム
のそれぞれのなかに１ビットのデータからなる複数のＴ
Ｓが多重化され１フレーム内で１ＴＳずつ交互に書込み
と読出しを行なうシングルバッファ構成、および２面の
ＳＰＭ２ａおよび２ｂをもち、はじめのフレームでは１
方のＳＰＭが書込み動作を行ない、他方が読出し動作を
行なうとともに次のフレームではそれぞれ逆の動作を行
なうダブルバッファ構成の書込みおよび読出しタイミン
グを切換えるフレーム切換データと、ＳＰＭの書込みア
ドレスおよび読出しアドレスを指定するＣＴＬＭ３のメ
モリ領域が拡張されこの拡張された領域にシングルバッ
ファ構成またはダブルバッファ構成のいずれかを選択す
るために外部から設定される切換選択ビットのデータと
から選択制御信号を生成し、マルチプレクサ６の選択制
御信号の入力端に供給する排他的論理和回路１とを備え
たことである。

【００３９】ＣＴＬＭ３は拡張されて２ⁿワード×ｎビ
ットとなり、この拡張された分のメモリは１６ビットで
あり、この１６ビットのデータが、入力データ（ＴＳデ
ータ）に対し、ＴＳＳＩを確保するかまたは遅延量を少
なくするかを選択するための制御ビットとして使用され
る。

【００４０】このデータはＣＰＵから供給され、ソフト
ウェアから得られる情報であり、このソフトウェアは端
末の情報を当然もっているから、その情報によって判断
することは容易である。

【００４１】前述したように、ＳＰＭ２（本実施例では
２ａおよび２ｂの２面）のデータ入力端ＤＩＮには入力
データがそれぞれ供給される。これらのデータはｎチャ
ネル多重のハイウェイ上に存在し、１フレームが繰り返
えし周期１２５μｓで、ｎチャネル分（１チャネルは８
ビット、最大１６ビット構成）のデータが多重され、か
つ直列のデータであり、入力端Ｗ／Ａに供給される順次
書込アドレスカウンタ４の出力信号に応答して順次アド
レス１〜ｎに対応するデータの順番でＳＰＭ２ａおよび
２ｂにそれぞれ書き込まれる。

【００４２】ＣＴＬＭ３には、順次読出アドレスカウン
タ５から入力端Ｒ／Ａに供給される読出アドレスに応答
して入力ＴＳと出力ＴＳの所定の接続関係のデータがＣ
ＰＵ等によりデータ入力端ＤＩＮに供給され、所定のア
ドレスが入力端Ｗ／Ａに供給されてその指定するメモリ
領域にあらかじめ書き込まれている。

【００４３】このＣＴＬＭ３の内容で指定された順次ア
ドレスがＳＰＭ２ａおよび２ｂの入力端Ｒ／Ａにそれぞ
れ供給される。このとき、ＳＰＭ２ａおよび２ｂには先
に順次書込アドレスカウンタ４によって指定されたアド
レスのメモリ領域に一旦蓄えられているｎチャンネルそ
れぞれのデータが存在しており、これらのデータが上述
の入力端Ｒ／Ａに供給されたＣＴＬＭ３からの順次アド
レスに従って読出し端子ＤＯＵＴからそれぞれマルチプ
レクサ６に供給され、出力側ハイウェイに読出されるの
で、データの順序が入れ換えられることになり、入力ｎ
チャネルと出力ｎチャネルの時間軸上のスイッチングが
実行されることになる。

【００４４】再び図１を参照すると、フレーム切換デー
タはフレームごとにハイレベルおよびロウレベルを繰り
返す信号であり、ここでは例えばｎフレームがロウレベ
ル、ｎ＋１フレームがハイレベルの状態にあるとする。

【００４５】ｎフレームにおいて、フレーム切換データ
がロウレベルのときＳＰＭ２ａは書込み状態、ＳＰＭ２
ｂは読出し状態にあり、入力データａ〜ｈがＳＰＭ２ａ
に書き込まれ、ＳＰＭ２ｂにはｎ−１フレームの入力デ
ータｑ′〜ｘ′が既に書き込まれて保持されおり、出力
データにはこのＳＰＭ２ｂのデータｑ′〜ｘ′が読み出
されているとする。

【００４６】この状態は通常のダブルバッファ構成の時
間スイッチの動作であるが、このとき、ＣＴＬＭ３の切
換選択ビットがロウレベルの“０”となりダブルバッフ
ァ構成を選択するビットとすると、フレーム切換データ
および切換選択ビットが共にロウレベルであるから排他
的論理和回路１はロウレベルの選択制御信号をマルチプ
レクサ６に出力する。マルチプレクサ６はこの選択制御
信号に応答してＳＰＭ２ｂの出力データを選択し、出力
データにはＳＰＭ２ｂのデータが読み出され、本ＴＳデ
ータはＴＳＳＩが確保される。

【００４７】本実施例の動作説明用タイミングチャート
を示した図２を参照すると、ｎ−１フレームにおいてＳ
ＰＭ２ｂに読み込まれたデータｓ′を切換選択ビットが
“０”であるからダブルバッファ構成の動作でタイミン
グ遅延および最小遅延量を合せると、例えば２ＴＳ分ず
れてｎフレームのＴＳ３（最大でＴＳ７）にスイッチン
グし、ｎフレームでＳＰＭ２ａのＴＳ２に書き込まれた
データｃを同様にｎ＋１フレームのＴＳ３にスイッチン
グしている。

【００４８】一方、ＣＴＬＭ３のの切換選択ビットがハ
イレベルの“１”となりシングルバッファ構成を選択す
るビットとすると、フレーム切換データはロウレベル、
切換選択ビットがハイレベルであるから排他論理理回路
１はハイレベルの選択制御信号をマルチプレクサ６に出
力する。マルチプレクサ６はこの選択制御信号に応答し
てＳＰＭ２ａの出力データを選択し、出力データにはＳ
ＰＭ２ａのデータが読み出され、本ＴＳデータはＴＳＳ
Ｉは確保されないが遅延量はシングルバッファ構成の遅
延量でスイッチングされる。

【００４９】更に図２を参照すると、ｎフレームにおい
てＳＰＭ２ａのＴＳ３にに保持されたデータｄを切換選
択ビットが“１”であるからシングルバッファ構成の動
作でタイミング遅延および最小遅延量を合せて、例えば
３ＴＳ分ずれてｎフレームのＴＳ５（最大でｎ＋１フレ
ームのＴＳ２）にスイッチングし、ｎ＋１フレームでＳ
ＰＭ２ａのＴＳ２に書き込まれたデータｃを同様にｎ＋
１フレームのＴＳ５にスイッチングしている。

【００５０】以上述べたように、この時間スイッチは、
ダブルバッファ構成の時間スイッチに加えて、シングル
バッファ構成およびダブルバッファ構成の書込みおよび
読出しタイミングを切換えるフレーム切換データとＣＴ
ＬＭ３のメモリ領域が拡張されこの拡張された領域にシ
ングルバッファ構成またはダブルバッファ構成のいずれ
かを選択するために外部から設定される切換選択ビット
のデータとから選択制御信号を生成し、この生成した信
号をマルチプレクサ６の選択制御信号の入力端に供給す
る排他的論理和回路１を有するので、ＴＳＳＩを必要と
するＩＳＤＮ端末のデータを処理するときはダブルバッ
ファ構成のデータを１ＴＳごとに選択可能とし、ＴＳＳ
Ｉを必要としない通話端末のデータを処理するときはシ
ングルバッファ構成を１ＴＳごとに選択可能とすること
ができるので、局用交換機のＴＳＳＩが必要なデータと
内部遅延を小さくしたいデータとをソフトウェアおおび
ハードウェアの両面で最小の負担により同一交換機に収
容することが可能となる。

【００５１】

【発明の効果】以上説明したように、本発明の時間スイ
ッチは、各フレームのＴＳごとにダブルバッファ構成ま
たはシングルバッファ構成のいずれかを選択することが
可能であることから、ＴＳＳＩを必要とするＩＳＤＮ端
末およびＴＳＳＩを必要としない通話データを同一の入
力データ内、つまり同一の交換機内に収容可能となる。

【００５２】また、ダブルバッファ構成およびシングル
バッファ構成のそれぞれ単独の装置とした場合に、ダブ
ルバッファ構成における遅延量が大きい欠点と、シング
ルバッファ構成におけるＴＳＳＩが確保できない欠点と
をそれぞれ補うときのハードウェア的負担およびソフト
ウェア的負担を大きく軽減できる。

【００５３】また、これらダブルバッファ構成またはシ
ングルバッファ構成のいずれかからなる時間スイッチを
含むＩＳＤＮ端末と通話端末とを別々に収容していた場
合に比べ、大幅な開発費のコストダウンを図ることが可
能である。

【図面の簡単な説明】

【図１】本発明の一実施例を示すブロック図である。

【図２】図１の一実施例の動作説明用タイミングチャー
トである。

【図３】従来のシングルバッファ構成の時間スイッチの
ブロック図である。

【図４】図３の従来例の動作説明用タイミングチャート
である。

【図５】従来のダブルバッファ構成の時間スイッチのブ
ロック図である。

【図６】図５の従来例の動作説明用タイミングチャート
である。

【符号の説明】

１排他的論理和回路２，２ａ，２ｂＳＰＭ３ＣＴＬＭ４順次書込アドレスカウンタ５順次読出アドレスカウンタ６マルチプレクサ

Claims

【特許請求の範囲】

【請求項１】デジタル交換機に使用され、データ・ハ
イウェイ上のデジタル符号化された情報をそれぞれ格納
する２面の通話メモリと、これらの通話メモリの書込み
アドレスおよび読出しアドレスを指定する制御メモリ
と、２面の前記通話メモリのいずれかの出力データをタ
イムスロット単位で選択的に出力するマルチプレクサ
と、２面の前記通話メモリに対し順次書込みアドレスを
発生する順次書込アドレスカウンタと、前記制御メモリ
に対し順次読出しアドレスを発生する順次読出アドレス
カウンタとを有する時間スイッチにおいて；前記情報が
フレームごとに分割されこのフレームのそれぞれのなか
に複数のタイムスロットが多重化され１フレーム内で１
タイムスロットずつ交互に書込みと読出しを行なうシン
グルバッファ構成および２面の前記通話メモリからなり
はじめのフレームでは１方の前記通話メモリが書込み動
作を、他方が読出し動作を行ない次のフレームではその
逆の動作を行なうダブルバッファ構成の両方を備え、前
記タイムスロットごとに前記シングルバッファ構成およ
び前記ダブルバッファ構成の出力データを切換えて出力
することが可能な切換手段を有することを特徴とする時
間スイッチ。
【請求項２】前記切換手段が、２面の前記通話メモリ
の書込みおよび読出しタイミングを切換えるフレーム切
換えデータと前記制御メモリのメモリ領域が拡張されこ
の拡張された領域に前記シングルバッファ構成または前
記ダブルバッファ構成のいずれかを選択するために外部
から設定される切換選択ビットのデータとから選択制御
信号を生成する排他的論理和回路を備え、前記選択制御
信号に応答して前記マルチプレクサが前記シングルバッ
ファ構成または前記ダブルバッファ構成のいずれかの出
力データを前記タイムスロット単位で選択的に出力する
とを特徴とする請求項１記載の時間スイッチ。