JPH0653439A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH0653439A JPH0653439A JP4225245A JP22524592A JPH0653439A JP H0653439 A JPH0653439 A JP H0653439A JP 4225245 A JP4225245 A JP 4225245A JP 22524592 A JP22524592 A JP 22524592A JP H0653439 A JPH0653439 A JP H0653439A
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- JP
- Japan
- Prior art keywords
- memory cell
- polysilicon layer
- polysilicon
- active region
- gate
- Prior art date
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- Pending
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Abstract
(57)【要約】
【目的】 メモリセルの面積を変えずにアクセスゲート
の電流をおさえ、β比を上げ、安定したメモリモルを得
る。 【構成】 第１ポリシリコン層２ｃに対し、活性領域１
１ｅ，１１ｆを斜めに交差させることにより、アクセス
トランジスタの実効ゲート長を増す。
の電流をおさえ、β比を上げ、安定したメモリモルを得
る。 【構成】 第１ポリシリコン層２ｃに対し、活性領域１
１ｅ，１１ｆを斜めに交差させることにより、アクセス
トランジスタの実効ゲート長を増す。
Description
【０００１】
【産業上の利用分野】この発明は半導体記憶装置に関
し、特にスタティックＲＡＭ等のメモリセル構造を有す
る半導体記憶装置に関するものである。
し、特にスタティックＲＡＭ等のメモリセル構造を有す
る半導体記憶装置に関するものである。
【０００２】
【従来の技術】従来この種のメモリセルとしては、高集
積化，低消費電力化を目的として様々の構造が提案され
ている。例えば、Electronics 1980年11月 6日号； 145
〜148頁に示されているように、特に負荷抵抗の構造に
対して改良がなされたものがある。当初この負荷素子と
してはエンハンスメント形ＭＯＳトランジスタや、デプ
レッション形ＭＯＳトランジスタを用いていたが、これ
らの素子に流れるセル電流が比較的大きく、また電流を
絞るために負荷トランジスタのゲート長を大きくとる必
要があることから、メモリセルサイズが大きくなるとい
う問題があった。これらの問題点に鑑みて、後に、負荷
素子として１層ポリシリコンや２層ポリシリコンを用い
て低セル電流とする高抵抗型セル構造が提案され、現在
最も高集積化が可能なのは、接地線に拡散層領域を用
い、２層ポリシリコンを電源及び配線として用い、３層
ポリシリコンを負荷として用いる図３に示す構造のもの
である。図４はその等価回路で、図３から明らかなよう
に、このメモリセルは相互にドレイン−ゲートもしくは
ドレイン−ドレインを接続した４個のＭＯＳトランジス
タと３個の抵抗とから構成される。
積化，低消費電力化を目的として様々の構造が提案され
ている。例えば、Electronics 1980年11月 6日号； 145
〜148頁に示されているように、特に負荷抵抗の構造に
対して改良がなされたものがある。当初この負荷素子と
してはエンハンスメント形ＭＯＳトランジスタや、デプ
レッション形ＭＯＳトランジスタを用いていたが、これ
らの素子に流れるセル電流が比較的大きく、また電流を
絞るために負荷トランジスタのゲート長を大きくとる必
要があることから、メモリセルサイズが大きくなるとい
う問題があった。これらの問題点に鑑みて、後に、負荷
素子として１層ポリシリコンや２層ポリシリコンを用い
て低セル電流とする高抵抗型セル構造が提案され、現在
最も高集積化が可能なのは、接地線に拡散層領域を用
い、２層ポリシリコンを電源及び配線として用い、３層
ポリシリコンを負荷として用いる図３に示す構造のもの
である。図４はその等価回路で、図３から明らかなよう
に、このメモリセルは相互にドレイン−ゲートもしくは
ドレイン−ドレインを接続した４個のＭＯＳトランジス
タと３個の抵抗とから構成される。
【０００３】図３において、１ａ〜１ｇはフィールド酸
化膜のない活性領域で、ＭＯＳトランジスタのドレイン
およびソースを形成しており、１ｃ，１ｇは図３の接続
部（記憶ノード）２１に対応し、１ｄは同じく接地端子
２２ａに対応し、１ｂは接続部２３に対応し、１ａは接
続端子（記憶ノード）２２ｂに対応し、１ｅはビット線
２４への接続部に対応し、１ｆは同じくビット線２５へ
の接続部にそれぞれ対応している。
化膜のない活性領域で、ＭＯＳトランジスタのドレイン
およびソースを形成しており、１ｃ，１ｇは図３の接続
部（記憶ノード）２１に対応し、１ｄは同じく接地端子
２２ａに対応し、１ｂは接続部２３に対応し、１ａは接
続端子（記憶ノード）２２ｂに対応し、１ｅはビット線
２４への接続部に対応し、１ｆは同じくビット線２５へ
の接続部にそれぞれ対応している。
【０００４】また、２ａ〜２ｃは第１のポリシリコン層
であり、これらのうち２ａは図３のＭＯＳトランジスタ
２６ａのゲートを，２ｂは同じくＭＯＳトランジスタ２
６ｂのゲートをのゲートを構成しており、また２ｃは同
じくＭＯＳトランジスタ２６ｃ及び２６ｄのゲートを構
成する長方形状の第１のポリシリコン層である。
であり、これらのうち２ａは図３のＭＯＳトランジスタ
２６ａのゲートを，２ｂは同じくＭＯＳトランジスタ２
６ｂのゲートをのゲートを構成しており、また２ｃは同
じくＭＯＳトランジスタ２６ｃ及び２６ｄのゲートを構
成する長方形状の第１のポリシリコン層である。
【０００５】３ａ〜３ｃは共通コンタクトと呼ばれ、上
記活性領域１と第１のポリシリコン層２、または第１の
ポリシリコン層２と後述する第２のポリシリコン層とを
接続するものである。
記活性領域１と第１のポリシリコン層２、または第１の
ポリシリコン層２と後述する第２のポリシリコン層とを
接続するものである。
【０００６】４ａ〜４ｃは上記第１のポリシリコン層２
上に積層された第２のポリシリコン層で、低い抵抗値を
有する。これらのうち４ａは上記活性領域１ｃ，活性領
域１ｇ，第１のポリシリコン層２ｂをそれぞれ接続し、
４ｂは活性領域１ｂと第１のポリシリコン層２ａとを接
続している。また４ｃは図３の電源線２７に対応するも
のである。
上に積層された第２のポリシリコン層で、低い抵抗値を
有する。これらのうち４ａは上記活性領域１ｃ，活性領
域１ｇ，第１のポリシリコン層２ｂをそれぞれ接続し、
４ｂは活性領域１ｂと第１のポリシリコン層２ａとを接
続している。また４ｃは図３の電源線２７に対応するも
のである。
【０００７】また、３１ａ〜３１ｃは第３のポリシリコ
ン層であり、高抵抗値を有する。また３２ａ，３２ｂ
は、第２のポリシリコン層４ａ，４ｂと、第３のポリシ
リコン層３１ａ，３１ｂとを接続するための直接コンタ
クトと呼ばれるものであり、さらに３２ｃ，３２ｄは第
２のポリシリコン層４ｃと第３のポリシリコン層３１ｃ
とを接続するための直接コンタクトである。
ン層であり、高抵抗値を有する。また３２ａ，３２ｂ
は、第２のポリシリコン層４ａ，４ｂと、第３のポリシ
リコン層３１ａ，３１ｂとを接続するための直接コンタ
クトと呼ばれるものであり、さらに３２ｃ，３２ｄは第
２のポリシリコン層４ｃと第３のポリシリコン層３１ｃ
とを接続するための直接コンタクトである。
【０００８】上記第３のポリシリコン層３１ａ，３１
ｂ，３１ｃはそれぞれ図４の抵抗２８ａ，２８ｂ，２８
ｃに相当するものであり、連続する共通層が用いられて
いる。さらに５ａ，５ｂは、アルミニウムなどの金属導
体で形成されるビット線２４，２５へのコンタクトであ
る。
ｂ，３１ｃはそれぞれ図４の抵抗２８ａ，２８ｂ，２８
ｃに相当するものであり、連続する共通層が用いられて
いる。さらに５ａ，５ｂは、アルミニウムなどの金属導
体で形成されるビット線２４，２５へのコンタクトであ
る。
【０００９】なお図４において、２９はワード線、２６
ａ，２６ｂはドライバトランジスタ、２６ｃ，２６ｄは
アクセストランジスタと一般に呼ばれている。そしてこ
のドライバトランジスタとアクセストランジスタβ（ゲ
ート幅／ゲート長）の比がβ比と呼ばれるものであり、
このβ比が大きくなる程（ドライバトランジスタ＞アク
セストランジスタ）、一般に知られている入出力伝達曲
線の「目」が大きくなり、動作マージのある安定したメ
モリセルが得られる。
ａ，２６ｂはドライバトランジスタ、２６ｃ，２６ｄは
アクセストランジスタと一般に呼ばれている。そしてこ
のドライバトランジスタとアクセストランジスタβ（ゲ
ート幅／ゲート長）の比がβ比と呼ばれるものであり、
このβ比が大きくなる程（ドライバトランジスタ＞アク
セストランジスタ）、一般に知られている入出力伝達曲
線の「目」が大きくなり、動作マージのある安定したメ
モリセルが得られる。
【００１０】図５は上記活性領域１上における第１のポ
リシリコン２の配置関係を示すための図であり、活性領
域１ｅ，１ｆと、第１ポリシリコン層２ｃとの交差部分
にあたる領域にアクセストランジスタが形成され、通常
は活性領域１ｅ，１ｆと第１ポリシリコン層２ｃとは垂
直に交わっている。この図において、ドライバトランジ
スタ２６ａ（２６ｂ）のβD はそのゲート幅とゲート長
の比ＷD ／ＬD で表され、またアクセストランジスタ２
６ｃ（２６ｄ）のβA1はそのゲート幅とゲート長の比Ｗ
A1／ＬA1で表され、従ってそのβ比はβA1／βD で示さ
れる。
リシリコン２の配置関係を示すための図であり、活性領
域１ｅ，１ｆと、第１ポリシリコン層２ｃとの交差部分
にあたる領域にアクセストランジスタが形成され、通常
は活性領域１ｅ，１ｆと第１ポリシリコン層２ｃとは垂
直に交わっている。この図において、ドライバトランジ
スタ２６ａ（２６ｂ）のβD はそのゲート幅とゲート長
の比ＷD ／ＬD で表され、またアクセストランジスタ２
６ｃ（２６ｄ）のβA1はそのゲート幅とゲート長の比Ｗ
A1／ＬA1で表され、従ってそのβ比はβA1／βD で示さ
れる。
【００１１】
【発明が解決しようとする課題】従来の半導体記憶装置
（スタティックＲＡＭ）のメモリセルは以上のように構
成されており、アクセストランジスタの活性領域は第１
のポリシリコン層と垂直に交わっており、この為、メモ
リセルの安定性を良くするためにβ比をかせぐのに第１
のポリシリコン層の幅を大きくすることで実行ゲート長
を大きく形成する方法が考えられるが、このような方法
ではメモリセルの面積が増すことになり、集積度の点で
不利になるという問題点があった。
（スタティックＲＡＭ）のメモリセルは以上のように構
成されており、アクセストランジスタの活性領域は第１
のポリシリコン層と垂直に交わっており、この為、メモ
リセルの安定性を良くするためにβ比をかせぐのに第１
のポリシリコン層の幅を大きくすることで実行ゲート長
を大きく形成する方法が考えられるが、このような方法
ではメモリセルの面積が増すことになり、集積度の点で
不利になるという問題点があった。
【００１２】この発明は上記のような問題点を解消する
ためになされたもので、メモリセルの面積を増すことな
くアクセスゲートの電流をおさえ、β比を上げメモリセ
ルの安定性を良くすることができる半導体記憶装置を得
ることを目的とする。
ためになされたもので、メモリセルの面積を増すことな
くアクセスゲートの電流をおさえ、β比を上げメモリセ
ルの安定性を良くすることができる半導体記憶装置を得
ることを目的とする。
【００１３】
【課題を解決するための手段】この発明に係る半導体記
憶装置は、アクセストランジスタを構成する第１ポリシ
リコン層の幅を変えることなく、その活性領域を上記第
１ポリシリコンに対し斜めに交差するように形成したも
のである。
憶装置は、アクセストランジスタを構成する第１ポリシ
リコン層の幅を変えることなく、その活性領域を上記第
１ポリシリコンに対し斜めに交差するように形成したも
のである。
【００１４】
【作用】この発明においては、活性領域を第１ポリシリ
コン層に対して斜めにカットすることにより、メモリセ
ルの面積を増大することなくアクセストランジスタの実
効ゲート長を増加させることができる。
コン層に対して斜めにカットすることにより、メモリセ
ルの面積を増大することなくアクセストランジスタの実
効ゲート長を増加させることができる。
【００１５】
【実施例】実施例１．以下、この発明の実施例を図につ
いて説明する。図１は本発明の一実施例によるスタティ
ックＲＡＭのメモリ構造を示し、図３と同一符号は同一
または相当部分を示し、１１は活性領域であり、１１ａ
〜１１ｄは従来の活性領域１ａ〜１ｄと同様の構成を有
し、ドライバトランジスタのソース・ドレイン領域を形
成している。１１ｅ，１１ｆはアクセストランジスタの
ソース・ドレイン領域となる活性層であり、図に示すよ
うに、これらトランジスタのゲートとなる第２ポリシリ
コン層２ｃに対して斜めに交差するように形成されてい
る。
いて説明する。図１は本発明の一実施例によるスタティ
ックＲＡＭのメモリ構造を示し、図３と同一符号は同一
または相当部分を示し、１１は活性領域であり、１１ａ
〜１１ｄは従来の活性領域１ａ〜１ｄと同様の構成を有
し、ドライバトランジスタのソース・ドレイン領域を形
成している。１１ｅ，１１ｆはアクセストランジスタの
ソース・ドレイン領域となる活性層であり、図に示すよ
うに、これらトランジスタのゲートとなる第２ポリシリ
コン層２ｃに対して斜めに交差するように形成されてい
る。
【００１６】次に作用効果について説明する。図２は上
記活性領域１１上における第１のポリシリコン２の配置
を示すための図であり、活性領域１１ｅ，１１ｆと、第
１ポリシリコン層２ｃとの交差部分にあたる領域に形成
されるアクセストランジスタは、第１ポリシリコン層２
ｃに対して活性領域１ｅ、１ｆが斜めに交差する構成と
なっており、従来、第１ポリシリコン層２ｃに対して、
活性領域が垂直に交差していたものが、これを斜めに交
差させることにより、アクセストランジスタの実効ゲー
ト長が増加し、アクセスゲートの電流を抑えてβ比を上
げることができる。
記活性領域１１上における第１のポリシリコン２の配置
を示すための図であり、活性領域１１ｅ，１１ｆと、第
１ポリシリコン層２ｃとの交差部分にあたる領域に形成
されるアクセストランジスタは、第１ポリシリコン層２
ｃに対して活性領域１ｅ、１ｆが斜めに交差する構成と
なっており、従来、第１ポリシリコン層２ｃに対して、
活性領域が垂直に交差していたものが、これを斜めに交
差させることにより、アクセストランジスタの実効ゲー
ト長が増加し、アクセスゲートの電流を抑えてβ比を上
げることができる。
【００１７】すなわちこの図において、ドライバトラン
ジスタのβD はそのゲート幅とゲート長の比ＷD ／ＬD
で表され従来と同様の値をとるが、アクセストランジス
タのβA2はそのゲート幅とゲート長の比ＷA2／ＬA2で表
され、従来よりもゲート長が大きくなっている分大きな
値（βA2＞βA1）となり、従ってメモリセルのβ比はβ
A2／βD となり従来よりも大きくなる。このためメモリ
セルの動作マージを向上させることができ安定したメモ
リセルを得ることができる。また、ドライバトランジス
タの第１のポリシリコン層２ｃの幅は従来と同一であ
り、メモリセルの面積の増加を招くことなく、集積度の
低下の問題もない。
ジスタのβD はそのゲート幅とゲート長の比ＷD ／ＬD
で表され従来と同様の値をとるが、アクセストランジス
タのβA2はそのゲート幅とゲート長の比ＷA2／ＬA2で表
され、従来よりもゲート長が大きくなっている分大きな
値（βA2＞βA1）となり、従ってメモリセルのβ比はβ
A2／βD となり従来よりも大きくなる。このためメモリ
セルの動作マージを向上させることができ安定したメモ
リセルを得ることができる。また、ドライバトランジス
タの第１のポリシリコン層２ｃの幅は従来と同一であ
り、メモリセルの面積の増加を招くことなく、集積度の
低下の問題もない。
【００１８】なお上記実施例では、３層ポリシリコンを
負荷として用いるタイプのＳＲＡＭを例として説明した
が、他の素子を負荷として用いるＳＲＡＭについても同
様の効果を奏することができる。
負荷として用いるタイプのＳＲＡＭを例として説明した
が、他の素子を負荷として用いるＳＲＡＭについても同
様の効果を奏することができる。
【００１９】
【発明の効果】以上のように、この発明に係る半導体記
憶装置によれば、アクセストランジスタのゲートを構成
するポリシリコン層に対して、その活性領域が斜めに交
差するように構成したので、メモリセルの面積を増大さ
せることなくアクセストランジスタの実行ゲート長を増
大することができ、アクセスゲートの電流を抑えてメモ
リセルのβ比を上げ、動作の安定したメモリセルが得ら
れる効果がある。
憶装置によれば、アクセストランジスタのゲートを構成
するポリシリコン層に対して、その活性領域が斜めに交
差するように構成したので、メモリセルの面積を増大さ
せることなくアクセストランジスタの実行ゲート長を増
大することができ、アクセスゲートの電流を抑えてメモ
リセルのβ比を上げ、動作の安定したメモリセルが得ら
れる効果がある。
【図１】この発明の一実施例による半導体記憶装置（Ｓ
ＲＡＭ）のメモリセルを示す平面図。
ＲＡＭ）のメモリセルを示す平面図。
【図２】上記メモリセルの活性領域と第１ポリシリコン
との配置関係を示す図。
との配置関係を示す図。
【図３】従来の半導体記憶装置（ＳＲＡＭ）のメモリセ
ルを示す平面図。
ルを示す平面図。
【図４】ＳＲＡＭのメモリセルの等価回路図。
【図５】従来のメモリセルの活性領域と第１ポリシリコ
ンとの配置関係を示す図。
ンとの配置関係を示す図。
１ 活性領域 ２ 第１ポリシリコン層 ３ 共通コンタクト ４ 第２ポリシリコン層 ５ コンタクト ３１ 第３ポリシリコン層 ３２ 直接コンタクト
【手続補正書】
【提出日】平成４年１１月１０日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００３
【補正方法】変更
【補正内容】
【０００３】図３において、１ａ〜１ｇはフィールド酸
化膜のない活性領域で、ＭＯＳトランジスタのドレイン
およびソースを形成しており、１ｃ，１ｇは図４の接続
部（記憶ノード）２１に対応し、１ｄは同じく接地端子
２２ａに対応し、１ｂは接続部２３に対応し、１ａは接
続端子（記憶ノード）２２ｂに対応し、１ｅはビット線
２４への接続部に対応し、１ｆは同じくビット線２５へ
の接続部にそれぞれ対応している。
化膜のない活性領域で、ＭＯＳトランジスタのドレイン
およびソースを形成しており、１ｃ，１ｇは図４の接続
部（記憶ノード）２１に対応し、１ｄは同じく接地端子
２２ａに対応し、１ｂは接続部２３に対応し、１ａは接
続端子（記憶ノード）２２ｂに対応し、１ｅはビット線
２４への接続部に対応し、１ｆは同じくビット線２５へ
の接続部にそれぞれ対応している。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００４
【補正方法】変更
【補正内容】
【０００４】また、２ａ〜２ｃは第１のポリシリコン層
であり、これらのうち２ａは図４のＭＯＳトランジスタ
２６ａのゲートを，２ｂは同じくＭＯＳトランジスタ２
６ｂのゲートをのゲートを構成しており、また２ｃは同
じくＭＯＳトランジスタ２６ｃ及び２６ｄのゲートを構
成する長方形状の第１のポリシリコン層である。
であり、これらのうち２ａは図４のＭＯＳトランジスタ
２６ａのゲートを，２ｂは同じくＭＯＳトランジスタ２
６ｂのゲートをのゲートを構成しており、また２ｃは同
じくＭＯＳトランジスタ２６ｃ及び２６ｄのゲートを構
成する長方形状の第１のポリシリコン層である。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００６
【補正方法】変更
【補正内容】
【０００６】４ａ〜４ｃは上記第１のポリシリコン層２
上に積層された第２のポリシリコン層で、低い抵抗値を
有する。これらのうち４ａは上記活性領域１ｃ，活性領
域１ｇ，第１のポリシリコン層２ｂをそれぞれ接続し、
４ｂは活性領域１ｂと第１のポリシリコン層２ａとを接
続している。また４ｃは図４の電源線２７に対応するも
のである。
上に積層された第２のポリシリコン層で、低い抵抗値を
有する。これらのうち４ａは上記活性領域１ｃ，活性領
域１ｇ，第１のポリシリコン層２ｂをそれぞれ接続し、
４ｂは活性領域１ｂと第１のポリシリコン層２ａとを接
続している。また４ｃは図４の電源線２７に対応するも
のである。
Claims (1)
- 【請求項１】 活性領域を有する基板上に導電層を配置
してメモリセルを構成するトランジスタを形成してなる
半導体記憶装置において、 上記メモリセルは、 クロスカップルしたラッチ回路を構成するドライバトラ
ンジスタと、 上記メモリセルの情報の読み書きを行うためのアクセス
トランジスタとを有し、 該アクセストランジスタのゲートとなる導電層とその活
性領域とは、それぞれが互いに斜めに交差するように配
置されていることを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4225245A JPH0653439A (ja) | 1992-07-29 | 1992-07-29 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4225245A JPH0653439A (ja) | 1992-07-29 | 1992-07-29 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0653439A true JPH0653439A (ja) | 1994-02-25 |
Family
ID=16826281
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4225245A Pending JPH0653439A (ja) | 1992-07-29 | 1992-07-29 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0653439A (ja) |
-
1992
- 1992-07-29 JP JP4225245A patent/JPH0653439A/ja active Pending
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