JPH0347589B2 - - Google Patents
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- Publication number
- JPH0347589B2 JPH0347589B2 JP58114615A JP11461583A JPH0347589B2 JP H0347589 B2 JPH0347589 B2 JP H0347589B2 JP 58114615 A JP58114615 A JP 58114615A JP 11461583 A JP11461583 A JP 11461583A JP H0347589 B2 JPH0347589 B2 JP H0347589B2
- Authority
- JP
- Japan
- Prior art keywords
- mos transistor
- drain
- polysilicon layer
- connection
- polysilicon
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
Landscapes
- Semiconductor Memories (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、スタチツク形半導体MOSメモリの
メモリセルに関するものである。
メモリセルに関するものである。
従来この種のメモリセルとしては、高集積化・
低消費電力化を目的として様々の構造が提案され
ている。この種の参考資料としては、例えば
Electronics1980年11月６日号、145〜148頁があ
る。資料に示されているように、改良は特に負荷
抵抗の構造に対してなされている。当初この負荷
としてはエンハンスメント形MOSトランジスタ
を用いていたが、後にデプリーシヨン形MOSト
ランジスタ、さらに１層ポリシリコン、２層ポリ
シリコンと変遷を経、現在最も高集積化が可能な
のは、接地線に拡散層領域を用い、２層ポリシリ
コンを負荷とする第１図に示す構造のものであ
る。第２図はその等価回路で、第２図から明らか
なようにこのメモリセルは相互にドレイン−ゲー
トもしくはドレイン−ドレインを接続した４個の
MOSトランジスタと２個の抵抗とから構成され
る。
低消費電力化を目的として様々の構造が提案され
ている。この種の参考資料としては、例えば
Electronics1980年11月６日号、145〜148頁があ
る。資料に示されているように、改良は特に負荷
抵抗の構造に対してなされている。当初この負荷
としてはエンハンスメント形MOSトランジスタ
を用いていたが、後にデプリーシヨン形MOSト
ランジスタ、さらに１層ポリシリコン、２層ポリ
シリコンと変遷を経、現在最も高集積化が可能な
のは、接地線に拡散層領域を用い、２層ポリシリ
コンを負荷とする第１図に示す構造のものであ
る。第２図はその等価回路で、第２図から明らか
なようにこのメモリセルは相互にドレイン−ゲー
トもしくはドレイン−ドレインを接続した４個の
MOSトランジスタと２個の抵抗とから構成され
る。
第１図において、１ａ〜１ｇはフイールド酸化
膜のない活性領域で、MOSトランジスタのドレ
インおよびソースを形成しており、１ａ，１ｇは
第２図の接続部２１，１ｂは同じく接地端子２２
ａ，１ｃは接続部２３，１ｄは接地端子２２ｂ，
１ｅはビツト線２４への接続部、１ｆは同じくビ
ツト線２５への接続部にそれぞれ対応している。
２ａ〜２ｃは第１のポリシリコン層であり、２ａ
は第２図のMOSトランジスタ２６ａ，２ｂは同
じくMOSトランジスタ２６ｂ，２ｃは同じく
MOSトランジスタ２６ｃ，２６ｄの各ゲートを
それぞれ構成している。３ａ〜３ｃは活性領域と
第２のポリシリコン層または第１のポリシリコン
層と第２のポリシリコン層とを接続する共通コン
タクトと呼ぶものである。４ａ〜４ｅは第１のポ
リシリコン層に積層して形成された第２のポリシ
リコン層で、４ａ〜４ｃは低抵抗値、４ｄ，４ｅ
は高抵抗値を有し、４ａは活性領域１ｃと第１の
ポリシリコン層２ａ，４ｂは活性領域１ａと活性
領域１ｇおよび第１のポリシリコン層２ｂとを接
続している。４ｃは第２図の２７に対応する電源
線である。４ｄ，４ｅは第２図の抵抗２８ａ，２
８ｂに対応している。さらに５ａ，５ｂはアルミ
ニウムなどの金属導体で形成されるビツト線２
４，２５へのコンタクトである。なお、第２図に
おいて２９はワード線である。
膜のない活性領域で、MOSトランジスタのドレ
インおよびソースを形成しており、１ａ，１ｇは
第２図の接続部２１，１ｂは同じく接地端子２２
ａ，１ｃは接続部２３，１ｄは接地端子２２ｂ，
１ｅはビツト線２４への接続部、１ｆは同じくビ
ツト線２５への接続部にそれぞれ対応している。
２ａ〜２ｃは第１のポリシリコン層であり、２ａ
は第２図のMOSトランジスタ２６ａ，２ｂは同
じくMOSトランジスタ２６ｂ，２ｃは同じく
MOSトランジスタ２６ｃ，２６ｄの各ゲートを
それぞれ構成している。３ａ〜３ｃは活性領域と
第２のポリシリコン層または第１のポリシリコン
層と第２のポリシリコン層とを接続する共通コン
タクトと呼ぶものである。４ａ〜４ｅは第１のポ
リシリコン層に積層して形成された第２のポリシ
リコン層で、４ａ〜４ｃは低抵抗値、４ｄ，４ｅ
は高抵抗値を有し、４ａは活性領域１ｃと第１の
ポリシリコン層２ａ，４ｂは活性領域１ａと活性
領域１ｇおよび第１のポリシリコン層２ｂとを接
続している。４ｃは第２図の２７に対応する電源
線である。４ｄ，４ｅは第２図の抵抗２８ａ，２
８ｂに対応している。さらに５ａ，５ｂはアルミ
ニウムなどの金属導体で形成されるビツト線２
４，２５へのコンタクトである。なお、第２図に
おいて２９はワード線である。
このように従来の２層ポリシリコンプロセスに
よる構成では、２個の抵抗および接続線、電源線
が、すべて第２のポリシリコン層により形成され
ているため、これら第２のポリシリコン層４ａ〜
４ｅのパターンの幅および相互の間隔の設定条件
がきわめて厳しくなり、より高集積化することは
困難であるという欠点があつた。
よる構成では、２個の抵抗および接続線、電源線
が、すべて第２のポリシリコン層により形成され
ているため、これら第２のポリシリコン層４ａ〜
４ｅのパターンの幅および相互の間隔の設定条件
がきわめて厳しくなり、より高集積化することは
困難であるという欠点があつた。
本発明はこのような事情に鑑みてなされたもの
で、セル面積を縮小し、スタチツク形半導体メモ
リをより高集積化することが可能な半導体メモリ
セルを提供することにある。
で、セル面積を縮小し、スタチツク形半導体メモ
リをより高集積化することが可能な半導体メモリ
セルを提供することにある。
このような目的を達成するために、本発明は、
ゲートにワード線が接続された第１のMOSトラ
ンジスタ２６ｃおよび第２のMOSトランジスタ
２６ｄと、第１のMOSトランジスタに互いにド
レインが接続された第３のMOSトランジスタ２
６ｂと、ゲートが第３のMOSトランジスタのド
レインに接続され、ドレインが第２のMOSトラ
ンジスタのドレインに接続されると共に第３の
MOSトランジスタのゲートに接続された第４の
MOSトランジスタ２６ａと、第３のMOSトラン
ジスタのドレインに接続された第１の抵抗２８ａ
と、第４のMOSトランジスタのドレインに接続
された第２の抵抗２８ｂとからなる半導体メモリ
セルにおいて、第１、２、３、４のトランジスタ
のゲートをそれぞれ第１層のポリシリコン層で形
成し、第３のトランジスタのドレインと第４のト
ランジスタのゲートの間の接続、第４のトランジ
スタのドレインと第３のトランジスタのゲートの
間の接続、および第１のトランジスタのドレイン
と第３のトランジスタのドレインの間の接続、第
２のトランジスタのドレインと第４のトランジス
タのドレインの間の接続を第２層のポリシリコン
層で形成し、第１、２の抵抗を第１、２層のポリ
シリコン層より高抵抗値を有する第３層のポリシ
リコン層で形成したものである。以下、実施例を
用いて本発明を詳細に説明する。
ゲートにワード線が接続された第１のMOSトラ
ンジスタ２６ｃおよび第２のMOSトランジスタ
２６ｄと、第１のMOSトランジスタに互いにド
レインが接続された第３のMOSトランジスタ２
６ｂと、ゲートが第３のMOSトランジスタのド
レインに接続され、ドレインが第２のMOSトラ
ンジスタのドレインに接続されると共に第３の
MOSトランジスタのゲートに接続された第４の
MOSトランジスタ２６ａと、第３のMOSトラン
ジスタのドレインに接続された第１の抵抗２８ａ
と、第４のMOSトランジスタのドレインに接続
された第２の抵抗２８ｂとからなる半導体メモリ
セルにおいて、第１、２、３、４のトランジスタ
のゲートをそれぞれ第１層のポリシリコン層で形
成し、第３のトランジスタのドレインと第４のト
ランジスタのゲートの間の接続、第４のトランジ
スタのドレインと第３のトランジスタのゲートの
間の接続、および第１のトランジスタのドレイン
と第３のトランジスタのドレインの間の接続、第
２のトランジスタのドレインと第４のトランジス
タのドレインの間の接続を第２層のポリシリコン
層で形成し、第１、２の抵抗を第１、２層のポリ
シリコン層より高抵抗値を有する第３層のポリシ
リコン層で形成したものである。以下、実施例を
用いて本発明を詳細に説明する。
第３図は本発明の一実施例を示す平面図であ
る。同図において、活性領域１ａ〜１ｇ、第１の
ポリシリコン層２ａ〜２ｃ、共通コンタクト３ａ
〜３ｃ、第２のポリシリコン層４ａ，４ｂおよび
コンタクト５ａ，５ｂは第１図に示したような従
来のものと同様である。これに対し、３１ａ〜３
１ｃは第３のポリシリコン層であり、３２ａ，３
２ｂは第２のポリシリコン層４ａ，４ｂと第３の
ポリシリコン層３１ａ，３１ｂを接続するための
直接コンタクトと呼ばれるものである。第３のポ
リシリコン層３１ａ，３１ｂは高抵抗値を有し、
第１図の第２のポリシリコン層４ｄ，４ｅ、すな
わち第２図の抵抗２８ａ，２８ｂにそれぞれ相当
する。これに対し、第３のポリシリコン層３１ｃ
は低抵抗値を有し、第１図の第２のポリシリコン
層４ｃ、すなわち第２図の電源線２７に相当して
いる。
る。同図において、活性領域１ａ〜１ｇ、第１の
ポリシリコン層２ａ〜２ｃ、共通コンタクト３ａ
〜３ｃ、第２のポリシリコン層４ａ，４ｂおよび
コンタクト５ａ，５ｂは第１図に示したような従
来のものと同様である。これに対し、３１ａ〜３
１ｃは第３のポリシリコン層であり、３２ａ，３
２ｂは第２のポリシリコン層４ａ，４ｂと第３の
ポリシリコン層３１ａ，３１ｂを接続するための
直接コンタクトと呼ばれるものである。第３のポ
リシリコン層３１ａ，３１ｂは高抵抗値を有し、
第１図の第２のポリシリコン層４ｄ，４ｅ、すな
わち第２図の抵抗２８ａ，２８ｂにそれぞれ相当
する。これに対し、第３のポリシリコン層３１ｃ
は低抵抗値を有し、第１図の第２のポリシリコン
層４ｃ、すなわち第２図の電源線２７に相当して
いる。
このように従来セルサイズを制限していた第２
のポリシリコン層により構成される要素が第２の
ポリシリコン層と第３のポリシリコン層とに分散
されるため、セル面積を低減することが可能とな
つた。また、同一セル面積を保つものとすれば、
従来高抵抗値のポリシリコン層４ｄ，４ｅの長さ
（斜線部）が十分にとれず、高抵抗負荷を安定に
製造することが困難であつたのに対し、高抵抗領
域ポリシリコン層３１ａ，３１ｂの長さ（斜線
部）を十分に大きくとることが可能となる。
のポリシリコン層により構成される要素が第２の
ポリシリコン層と第３のポリシリコン層とに分散
されるため、セル面積を低減することが可能とな
つた。また、同一セル面積を保つものとすれば、
従来高抵抗値のポリシリコン層４ｄ，４ｅの長さ
（斜線部）が十分にとれず、高抵抗負荷を安定に
製造することが困難であつたのに対し、高抵抗領
域ポリシリコン層３１ａ，３１ｂの長さ（斜線
部）を十分に大きくとることが可能となる。
なお、上述した実施例では活性領域１ａと活性
領域１ｇおよび第１のポリシリコン層２ｂとの接
続を第１のポリシリコン層と第２のポリシリコン
層との並列接続で構成した例について説明した
が、これはいずれか一方が接続されていればよ
い。
領域１ｇおよび第１のポリシリコン層２ｂとの接
続を第１のポリシリコン層と第２のポリシリコン
層との並列接続で構成した例について説明した
が、これはいずれか一方が接続されていればよ
い。
以上説明したように、本発明によれば、高抵抗
負荷を、MOSトランジスタのゲートを構成する
第１のポリシリコン層およびMOSトランジスタ
のソース、ドレインを構成する活性領域と第１の
ポリシリコン層との接続等に用いる第２のポリシ
リコン層とは別の第３のポリシリコン層で形成し
たことにより、スタチツク形半導体MOSメモリ
の一層の高集積化が可能となり、高抵抗値の安定
した制御が容易に行なえる効果を有する。
負荷を、MOSトランジスタのゲートを構成する
第１のポリシリコン層およびMOSトランジスタ
のソース、ドレインを構成する活性領域と第１の
ポリシリコン層との接続等に用いる第２のポリシ
リコン層とは別の第３のポリシリコン層で形成し
たことにより、スタチツク形半導体MOSメモリ
の一層の高集積化が可能となり、高抵抗値の安定
した制御が容易に行なえる効果を有する。
第１図は従来のスタチツク形半導体MOSメモ
リのメモリセルを示す平面図、第２図はその等価
回路図、第３図は本発明の一実施例を示す平面図
である。 １ａ〜１ｇ……MOSトランジスタのソース、
ドレインを構成する活性領域、２ａ〜２ｃ……
MOSトランジスタのゲートを構成する第１のポ
リシリコン層、４ａ，４ｂ……MOSトランジス
タのドレイン−ゲートおよびドレイン−ドレイン
間接続を構成する第２のポリシリコン層、３１
ａ，３１ｂ……抵抗を構成する第３のポリシリコ
ン層。
リのメモリセルを示す平面図、第２図はその等価
回路図、第３図は本発明の一実施例を示す平面図
である。 １ａ〜１ｇ……MOSトランジスタのソース、
ドレインを構成する活性領域、２ａ〜２ｃ……
MOSトランジスタのゲートを構成する第１のポ
リシリコン層、４ａ，４ｂ……MOSトランジス
タのドレイン−ゲートおよびドレイン−ドレイン
間接続を構成する第２のポリシリコン層、３１
ａ，３１ｂ……抵抗を構成する第３のポリシリコ
ン層。
Claims (1)
- 【特許請求の範囲】 １ ゲートにワード線が接続された第１のMOS
トランジスタおよび第２のMOSトランジスタと、
この第１のMOSトランジスタに互いにドレイン
が接続された第３のMOSトランジスタと、ゲー
トが第３のMOSトランジスタのドレインに接続
され、ドレインが第２のMOSトランジスタのド
レインに接続されると共に第３のMOSトランジ
スタのゲートに接続された第４のMOSトランジ
スタと、第３のMOSトランジスタのドレインに
接続された第１の抵抗と、第４のMOSトランジ
スタのドレインに接続された第２の抵抗とからな
る半導体メモリセルにおいて、 前記第１、２、３、４のMOSトランジスタの
ゲートをそれぞれ第１層のポリシリコン層で形成
し、 第３のMOSトランジスタのドレインと第４の
MOSトランジスタのゲートの間の接続、第４の
MOSトランジスタのドレインと第３のMOSトラ
ンジスタのゲートの間の接続、および第１の
MOSトランジスタのドレインと第３のMOSトラ
ンジスタのドレインの間の接続、第２のMOSト
ランジスタのドレインと第４のMOSトランジス
タのドレインの間の接続をそれぞれ第２層のポリ
シリコン層で形成し、 前記第１、２の抵抗をそれぞれ前記第１、２層
のポリシリコン層より高抵抗値を有する第３層の
ポリシリコン層で形成した ことを特徴とする半導体メモリセル。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58114615A JPS607172A (ja) | 1983-06-24 | 1983-06-24 | 半導体メモリセル |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58114615A JPS607172A (ja) | 1983-06-24 | 1983-06-24 | 半導体メモリセル |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS607172A JPS607172A (ja) | 1985-01-14 |
| JPH0347589B2 true JPH0347589B2 (ja) | 1991-07-19 |
Family
ID=14642281
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58114615A Granted JPS607172A (ja) | 1983-06-24 | 1983-06-24 | 半導体メモリセル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS607172A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61198771A (ja) * | 1985-02-28 | 1986-09-03 | Mitsubishi Electric Corp | 高抵抗負荷形ｍｏｓスタテイツクｒａｍ |
| JPH0280629A (ja) * | 1989-04-27 | 1990-03-20 | Howa Mach Ltd | 篠交換機 |
| JP2784850B2 (ja) * | 1991-06-28 | 1998-08-06 | 富士写真フイルム株式会社 | 写真感光材料用易開封性包装体及びその製造方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5736844A (en) * | 1980-08-15 | 1982-02-27 | Hitachi Ltd | Semiconductor device |
| JPS5873151A (ja) * | 1981-10-27 | 1983-05-02 | Fujitsu Ltd | 半導体記憶装置 |
-
1983
- 1983-06-24 JP JP58114615A patent/JPS607172A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS607172A (ja) | 1985-01-14 |
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