JPH0653784A

JPH0653784A - フリップフロップ回路

Info

Publication number: JPH0653784A
Application number: JP4201527A
Authority: JP
Inventors: Hiroyuki Yamada; 浩幸山田; Shohei Seki; 昇平関; Yasushi Kawakami; 康川上
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1992-07-28
Filing date: 1992-07-28
Publication date: 1994-02-25

Abstract

(57)【要約】【目的】クリティカルパスを短くして動作速度が速く
高集積化に適し歩留りのよいフリップフロップ回路を提
供する。【構成】フリップフロップ回路を単相入力データを入
力するコントロール部３１，３４と、相補出力を発生す
るラッチ部３３〜３６と、短パルス発生手段３２，４
２，６１と、短パルス発生手段３２，４２，６１によっ
てコントロール部３１，３４とラッチ部との接続を制御
するトランスファゲート５１，５２とによって構成し、
コントロール部３１，３４からラッチ部３３〜３６への
データの転送を行う。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ディジタル回路におけ
るフリップフロップ回路（以下、ＦＦ回路とする）、特
にディレイタイプフリップフロップ回路（以下、Ｄ−Ｆ
Ｆ回路とする）に関するものである。

【０００２】

【従来の技術】従来、Ｄ−ＦＦ回路として、例えば、電
機通信学会技術研究報告、ＳＳＤ８４−１１５（１９
８５）市岡、田中、角谷、松浦、川上、石田著「１
ＧＨｚ低消費電力ＧａＡｓ可変分周器」Ｐ８９〜９６に
示されるようなものがある。図１１は従来のＦＦ回路の
一構成例を示す回路図である。

【０００３】図示の回路は、超高速、低消費電力の可変
分周器に用いられたものであり、データＤ用の入力端子
１、クロック信号ＣＫ用の入力端子２、出力信号Ｑ用の
出力端子３及び逆相出力信号Ｑ−Ｎ（以下、逆相を−Ｎ
によって表す）用の出力端子４を有している。そして、
それらの入出力端子１〜４間に６個のノアゲート（以
下、ＮＯＲゲートとする。）１１〜１６が接続されてい
る。各ＮＯＲゲート１１〜１６は例えばＧａＡｓを用い
た複数個のショットキー障壁ゲート電界効果トランジス
タ（以下、ＭＥＳＦＥＴとする。）によって構成されて
いる。

【０００４】前記の構成において、クロック信号ＣＫ及
びデータＤが高レベル（以下「Ｈ」とする。）の場合、
ＮＯＲゲート１１の出力が「Ｈ」、ＮＯＲゲート１２、
１３の出力が低レベル（以下「Ｌ」とする。）となる。
次に、クロック信号ＣＫが「Ｈ」から「Ｌ」に移ると
き、ＮＯＲゲート１３の出力が「Ｌ」から「Ｈ」に変わ
り、ＮＯＲゲート１５の出力信号が「Ｈ」に確定する。

【０００５】一方、クロック信号ＣＫが「Ｈ」、データ
Ｄが「Ｌ」の場合、ＮＯＲゲート１４の出力が「Ｈ」、
ＮＯＲゲート１１／１３の出力が「Ｌ」になる。次に、
クロック信号ＣＫが「Ｈ」から「Ｌ」に移るとき、ＮＯ
Ｒゲート１２の出力が「Ｌ」から「Ｈ」に変わり、ＮＯ
Ｒゲート１５の出力信号Ｑが「Ｌ」に確定する。したが
って、クロック信号ＣＫに同期して出力信号Ｑ及び逆相
出力信号Ｑ−Ｎが出力端子３，４から出力される。

【０００６】

【発明が解決しようとする課題】しかしながら、前記従
来のＦＦ回路では以下のような問題点を有している。（１）従来のＦＦ回路においては、その動作速度が遅く
なる。つまり、従来のＦＦ回路においては、最長経路で
あるクリティカルパスが長くなるため信号の伝播時間が
長くなり、ＦＦ回路の動作速度が遅くなる。（２）また、従来のＦＦ回路は、高集積化に適さない。
動作速度が遅いＦＦ回路による素子によって高集積化を
行うと、集積回路の動作速度は遅くなり利用価値が低下
する。（３）また、従来のＦＦ回路による集積回路においては
歩留りが低下する。

【０００７】つまり、前記のように従来のＦＦ回路にお
いては高集積化が適さず、素子数の増加が望めないた
め、集積回路を構成して製造した場合その製造の歩留り
は低下することとなる。本発明は、前記従来の問題点を
除去して、クリティカルパスを短くして動作速度が速
く、高集積化に適し、歩留りのよいＦＦ回路を提供する
ことを目的とする。

【０００８】

【課題を解決するための手段】前記の目的を達成するた
めに、本発明は、フリップフロップ回路を単相入力デー
タを入力するコントロール部と、相補出力を発生するラ
ッチ部と、短パルス発生手段と、前記短パルス発生手段
によってコントロール部とラッチ部との接続を制御する
トランスファゲートとによって構成し、コントロール部
からラッチ部へのデータの転送を行うものである。

【０００９】そして、短パルス発生手段はクロック信号
を入力信号とし該クロック信号よりも短いパルス信号を
形成するものである。また、コントロール部は単相入力
データを入力するインバータと、単相入力データ及びイ
ンバータの出力を入力するバッファとから構成すること
ができる。また、短パルス発生手段の発生するパルス信
号のパルス幅はコントロール部のセットアップ時間とラ
ッチ部のホールド時間の和とすることができる。

【００１０】

【作用】本発明によれば、前記のような構成によって、
クロック信号よりパルス幅の短いパルスを用いてフリッ
プフロップの動作を行うことができ、これによってクリ
ティカルパスを短くして動作速度が速く高集積化に適し
た留りのよいフリップフロップ回路を構成することがで
きる。

【００１１】

【実施例】以下、本発明の実施例について図面を参照し
ながら詳細に説明する。図１は本発明のフリップフロッ
プ回路の実施例を示す回路図であり、この回路に用いら
れる基本回路として例えば、ＤｉｒｅｃｔＣｏｕｐｌ
ｅｄＦＥＴＬｏｇｉｃ（以下、ＤＣＦＬとする）があ
る。

【００１２】図において、２０はデータ信号端子、２１
はクロック信号端子、２２はデータ出力端子、２３は逆
相データ出力端子、３１〜３６は第１〜第６のインバー
タ、４１，４２は第１，第２のバッファ、５１，５２は
第１，第２のトランスファゲート、６１は第１の２入力
ＮＯＲゲート、ＶＤＤは電圧源、Ｄはデータ信号、ＣＫ
はクロック信号である。

【００１３】データ信号Ｄは入力端子２０より入力さ
れ、第１のインバータ３１及び第１のバッファ４１の入
力に接続される。第１のインバータ３１の出力は第１の
トランスファゲート５１のゲート電極以外の片側の電極
に接続されるとともに、第１のバッファ４１の逆相入力
に接続される。また、第１のバッファの出力４１は第２
のトランスファゲート５２のゲート電極以外の片側の電
極に接続される。

【００１４】第１のトランスファゲート５１のゲート電
極以外の他方の電極は第３及び第５のインバータ３３，
３５の入力及び第４のインバータ３４の出力に接続され
る。また、第２のトランスファゲート５２のゲート電極
以外の他方の電極は第４及び第６のインバータ３４，３
６の入力及び第３のインバータ３３の出力に接続され
る。

【００１５】そして、第５のインバータ３５の出力はデ
ータ出力端子２２から出力され、一方、第６のインバー
タ３６の出力は逆相データ出力端子２３から出力され
る。また、クロック信号はクロック信号端子２１から入
力されるものであり、該クロック信号端子２１は、第２
のインバータ３２の入力端子及び第１の２入力ＮＯＲゲ
ート６１の第１の入力端子に接続される。前記第２のイ
ンバータ３２の出力は第２のバッファ４２の入力端子に
接続され、該第２のバッファ４２の出力端子は第１の２
入力ＮＯＲゲート６１の第２の入力に接続される。そし
て、第１の２入力ＮＯＲゲート６１の出力は第１及び第
２のトランスファゲート５１，５２のゲート電極に接続
される。

【００１６】ここで、前記第１のバッファ４１、及び第
２のバッファ４２の構成について説明する。図２は本発
明のフリップフロップ回路の第１のバッファの構成図で
ある。図において、７１，７２は第１，第２のＤ−ＦＥ
Ｔ、８１は第１のバッファ入力端子、８２は第１のバッ
ファ逆相入力端子、８３は第１のバッファ出力端子、Ｖ
ＤＤは電圧源である。

【００１７】第１のバッファ４１は第１のデプレッショ
ン型電界効果トランジスタ（以下、Ｄ−ＦＥＴとす
る。）７１と第２のＤ−ＦＥＴ７２により構成される。
第１のＤ−ＦＥＴ７１のドレイン電極に電圧源Ｖ_DDが接
続され、ゲート電極は第１のバッファ入力端子８１を介
してデータ信号入力端子２０と接続され、また、ソース
電極はバッファの出力８３及び第２のＤ−ＦＥＴ７２の
ドレイン電極と接続される。そして、第２のＤ−ＦＥＴ
７２のゲート電極は第１のバッファ逆相入力端子８２を
介して第１のインバータ３１の出力と接続され、ソース
電極は接地される。

【００１８】図３は本発明のフリップフロップ回路の第
２のバッファの構成図である。図において、７３，７４
は第３，第４のＤ−ＦＥＴ、８４は第２のバッファ入力
端子、８５は第２のバッファ出力端子、９１は第１のＥ
−ＦＥＴ、ＶＤＤは電圧源である。第２のバッファ４２
は、第３のＤ−ＦＥＴ７３と第１のエンハンスメント型
電界効果トランジスタ（以下Ｅ−ＦＥＴとする）９１及
び第４のＤ−ＦＥＴ７４よって構成される。

【００１９】第３のＤ−ＦＥＴ７３のドレイン電極は電
圧源ＶＤＤと接続され、ゲート電極はバッファの入力端
子８４及び第１のＥ−ＦＥＴ９１のゲート電極と接続さ
れ、また、ソース電極は第１のＥ−ＦＥＴ９１のドレイ
ン電極と接続される。第１のＥ−ＦＥＴ９１のソース電
極はバッファ出力端子８５及び第４のＤ−ＦＥＴ７４の
ドレイン電極に接続され、第４のＤ−ＦＥＴのゲート電
極及びソース電極は接地される。

【００２０】また、図４は本発明のフリップフロップ回
路の第２のバッファの他の構成図である。図において、
７５は第５のＤ−ＦＥＴ、８４は第２のバッファ入力端
子、８５は第２のバッファ出力端子、９２は第２のＥ−
ＦＥＴ、ＶＤＤは電圧源である。第２のバッファ４２の
第２の実施例は、第５のＤ−ＦＥＴ７５、第２のバッフ
ァ入力端子８４、第２のバッファ出力端子８５、及び第
２のＥ−ＦＥＴ９２によって構成される。

【００２１】第５のＤ−ＦＥＴ７５のドレイン電極は電
圧源ＶＤＤと接続され、ゲート電極はバッファの入力端
子８４は第２のバッファ出力端子８５及び第５のＤ−Ｆ
ＥＴ７５のソース電極と接続され、また、該第５のＤ−
ＦＥＴ７５のソース電極は第２のＥ−ＦＥＴ９２のドレ
イン電極と接続される。また、第２のＥ−ＦＥＴ９２の
ゲート電極は第２のバッファ入力端子８４に接続され、
第２のＥ−ＦＥＴ９２のソース電極は接地される。

【００２２】前記の構成において、第２のインバータ３
２、第２のバッファ４２、及び第１の２入力ＮＯＲゲー
ト６１によってクロック信号ＣＫより短いパルス幅の第
２のクロック信号ＰＷを形成する。また、前記の構成に
おいて、第１のインバータ３１及び第１のバッファ４１
によってコントロール部を構成し、第３及び第５のイン
バータ３３，３５、第４及び第６のインバータ３４，３
６によってラッチ部を構成している。

【００２３】そして、前記第１及び第２のトランスファ
ゲート５１，５２によって、コントロール部からラッチ
部への信号の伝搬を制御している。次に、図５の本発明
のフリップフロップ回路のタイムチャートによって、本
発明のフリップフロップ回路の動作を説明する。図５に
おいて、（ａ）はクロック信号ＣＫ、（ｂ）は第１の２
入力ＮＯＲゲート出力、（ｃ）はデータ信号、（ｅ）は
第１のインバータ出力、（ｆ）はデータ出力Ｑ、（ｇ）
は逆相データ出力Ｑ−Ｎを示している。

【００２４】始めに、クロック信号ＣＫよりも短いパル
ス幅の第２のクロック信号ＰＷの形成について説明す
る。クロック信号ＣＫが立ち下がった直後、第１の２入
力ＮＯＲゲート６１の２つの入力は共に「Ｌ」となり、
第１の２入力ＮＯＲゲート６１の出力は「Ｈ」となる。
一方、クロック信号ＣＫが立ち下がった直後、第２のイ
ンバータ３２は「Ｈ」となり、第２のインバータ３２が
「Ｈ」になることによって、第２のバッファ４２の出力
が「Ｈ」となり、第１の２入力ＮＯＲゲート６１の出力
は「Ｌ」となる。

【００２５】第１の２入力ＮＯＲゲート６１の出力が
「Ｈ」となっている時間（以下、ＰＷとする）は第２の
インバータ３２と第２のバッファ４２の遅延時間の和の
長さの程度になる。このＰＷのパルス幅はクロック信号
ＣＫよりも短く、第２のインバータ３２及び第２のバッ
ファ４２のＤ−ＦＥＴとＥ−ＦＥＴのゲート幅を調整す
ることにより変更することができる。

【００２６】第１の２入力ＮＯＲゲート６１の出力が
「Ｌ」から「Ｈ」になった時、第１及び第２のトランス
ファゲート５１，５２は解放状態（以下、オフとする）
から短絡状態（以下オンとする）になる。該第１及び第
２のトランスファゲート５１，５２はデータ信号Ｄをコ
ントロール部からラッチ部への伝搬の制御を行うことに
なる。

【００２７】データ信号Ｄは、第１のインバータ３１及
び第１のバッファ４１によってそれぞれ逆相及び同相の
出力が第１と第２のトランスファゲート５１、５２に出
力される。データが変化してから第１のインバータ３１
及び第１のバッファ４１の出力が変化するまでに遅延時
間（以下、ＤＬＹ１とする）を生じる。第１及び第２の
トランスファゲート５１，５２がオフからオンになった
時、第３及び第４のインバータ３３，３４によって構成
されたラッチ回路の状態は第１のインバータ３１及び第
１のバッファ４１によって状態が書き換えられる。

【００２８】それと同時に第５及び第６のインバータ３
５，３６の出力が第１のインバータ３１の出力及び第１
のバッファ４１の出力にしたがって変化する。第１及び
第２のトランスファゲート５１，５２がオンになってか
ら第５及び第６のインバータ３５，３５の出力が変化す
るまで遅延時間（以下、ＤＬＹ２とする）を生じる。以
上に示すように、本発明のフリップフロップ回路による
Ｄ−ＦＦにおいては、クリティカルパスは第１のインバ
ータ３１、第１のトランスファゲート５１、第５のイン
バータ３５の経路、ないしは第１のバッファ４１、第２
のトランスファゲート５２、第６のインバータ３６の３
段となり、従来型のＤ−ＦＦのクリティカルが６段であ
るのに対して半分とすることができる。

【００２９】ここで、ＰＷのパルス幅の長さはＤＬＹ１
よりも長くなければラッチ回路にデータが書き込まれな
い。また、ＰＷの長さがＤＬＹ２に比べて十分長い場合
には、即ちトランスファゲートがオンになっている状態
が長いときには、データのホールドタイムを長くする必
要がある。ＰＷの長さはＤＬＹ１とＤＬＹ２の和の長さ
と同じ程度の長さが適当である。ＰＷの長さの調整はバ
ッファ２のＤ−ＦＥＴとＥ−ＦＥＴのゲート幅を変える
ことで行うことができる。

【００３０】前記の点について説明する。始めに、ＰＷ
のパルス幅の長さがＤＬＹ１よりも長い点について説明
する。図６は第２のクロック信号ＰＷと第１の遅延時間
ＤＬＹ１の関係図である。図６において、（ａ），
（ｂ）は第１の２入力ＮＯＲゲート出力、（ｃ）はデー
タ信号、（ｅ）は第１のバッファ出力である。

【００３１】第１の２入力ＮＯＲゲート出力ＰＷのパル
ス幅が（ａ）に示すようにＰＷ１の幅を持ち、その幅が
データが変化してから第１のインバータ３１及び第１の
バッファ４１の出力が変化するまでの第１の遅延時間Ｄ
ＬＹ１よりも長い場合には、第１のインバータ３１及び
第１のバッファ４１の出力変化中にトランスファゲート
をオンとしておくことができるので、ラッチ部を変化さ
せることができる。

【００３２】一方、第１の２入力ＮＯＲゲート出力ＰＷ
のパルス幅が（ｂ）に示すようにＰＷ２の幅を持ち、そ
の幅が第１の遅延時間ＤＬＹ１よりも短い場合には、第
１のインバータ３１及び第１のバッファ４１の出力変化
中はトランスファゲートは既にオフとなるため、ラッチ
部を変化させることができない。したがって、ＰＷのパ
ルス幅の長さはＤＬＹ１よりも長くなければラッチ回路
にデータが書き込まれない。

【００３３】次に、ＰＷのパルス幅の長さがＤＬＹ２よ
りも長い点について説明する。図７は第２のクロック信
号ＰＷと第２の遅延時間ＤＬＹ２の関係図である。図７
において、（ａ），（ｂ）は第１の２入力ＮＯＲゲート
出力、（ｃ）はデータ出力信号Ｑである。第１の２入力
ＮＯＲゲート出力ＰＷのパルス幅が（ｂ）に示すように
ＰＷ２の幅を持ち、その幅が第１の遅延時間ＤＬＹ１よ
りも短い場合には、ラッチ部を変化が完了する前にトラ
ンスファゲートはオフとなるため、ラッチ部の書換えが
不安定となる。

【００３４】図８は第２のクロック信号ＰＷと、第１の
遅延時間ＤＬＹ１及び第２の遅延時間ＤＬＹ２の関係図
である。第２のクロック信号ＰＷの長さを少なくとも第
１の遅延時間ＤＬＹ１及び第２の遅延時間ＤＬＹ２の和
の長さと同じ程度の長さとすることによって、第２のク
ロック信号ＰＷの立ち上がりと同時にデータ信号Ｄが変
化したとしても、ラッチ部を変化させることができる。

【００３５】また、第２のクロック信号ＰＷの長さが第
２の遅延時間ＤＬＹ２に比べて十分長い場合について説
明する。図９は第２のクロック信号ＰＷと、第１の遅延
時間ＤＬＹ１及び第２の遅延時間ＤＬＹ２の関係図であ
る。第２のクロック信号ＰＷが十分長い場合には、その
第１の２入力ＮＯＲゲート出力がオンの状態が継続して
いる間においても、データ出力Ｑが変化しさらに次のデ
ータによってデータ出力Ｑが変化する。したがって、第
２のクロック信号ＰＷによってデータ書換えの制御を行
うことができない。

【００３６】したがって、トランスファゲートがオンに
なっている状態が長いときには、データのホールドタイ
ムを長くする必要がある。本発明においては、前記のよ
うに通常のクロック信号よりも短い第２のクロック信号
を用いることによって、前記構成のクリティカルパスの
短いフリップフロンプ回路を構成することができ、また
データのホールドタイムをクロック信号に依存せずに短
い一定時間とすることができる。

【００３７】このホールドタイムの点についてさらに以
下に説明する。図１０はクロック信号とデータのホール
ドタイムとの関係図である。図１０の（ａ）および
（ｂ）は通常のクロック信号を用いた場合のホールドタ
イムである。前記したように、データのホールドタイム
はクロック信号幅に依存するため、図のように通常のク
ロック信号を用いた場合には、ホールドタイムｔ２はそ
の使用されるクロック信号によって変化し、場合によっ
てはデータのホールドタイムを長くする必要がある。

【００３８】一方、本発明のように通常のクロック信号
によらず、短いクロック信号を用いた場合には、図１０
の（ｃ）及び（ｄ）に示すようにホールドタイムｔ１を
通常のクロック信号幅に関係なく、一定とすることがで
き、またデータのホールドタイムを短くすることができ
る。なお、本発明は上記実施例に限定されるものではな
く、本発明の趣旨に基づき種々の変形が可能であり、そ
れらを本発明の範囲から排除するものではない。

【００３９】

【発明の効果】以上説明したように、本発明によれば、
フリップフロップ回路のクリティカルパスを短くでき、
動作速度が速く高集積化に適し歩留りのよいフリップフ
ロップ回路を得ることができる。また、本発明によれ
ば、データのホールドタイムを通常使用されるクロック
信号幅に関係なく一定とすることができ、また短くする
ことができる。

【図面の簡単な説明】

【図１】本発明のフリップフロップ回路の実施例を示す
回路図である。

【図２】本発明のフリップフロップ回路の第１のバッフ
ァの構成図である。

【図３】本発明のフリップフロップ回路の第２のバッフ
ァの構成図である。

【図４】本発明のフリップフロップ回路の第２のバッフ
ァの他の構成図である。

【図５】本発明のフリップフロップ回路のタイムチャー
トである。

【図６】第２のクロック信号ＰＷと第１の遅延時間ＤＬ
Ｙ１の関係図である。

【図７】第２のクロック信号ＰＷと第２の遅延時間ＤＬ
Ｙ２の関係図である。

【図８】第２のクロック信号ＰＷと、第１の遅延時間Ｄ
ＬＹ１及び第２の遅延時間ＤＬＹ２の関係図である。

【図９】第２のクロック信号ＰＷと、第１の遅延時間Ｄ
ＬＹ１及び第２の遅延時間ＤＬＹ２の関係図である。

【図１０】クロック信号とデータのホールドタイムとの
関係図である。

【図１１】従来のＦＦ回路の一構成例を示す回路図であ
る。

【符号の説明】

２０データ信号端子２１クロック信号端子２２データ出力端子２３逆相データ出力端子３１〜３６第１〜第６のインバータ４１，４２第１，第２のバッファ５１，５２第１，第２のトランスファゲート６１第１の２入力ＮＯＲゲート７１，７２第１，第２のＤ−ＦＥＴ７３，７４第３，第４のＤ−ＦＥＴ７５第５のＤ−ＦＥＴ８１第１のバッファ入力端子８２第１のバッファ逆相入力端子８３第１のバッファ出力端子８４第２のバッファ入力端子８５第２のバッファ出力端子９１第１のＥ−ＦＥＴ９２第２のＥ−ＦＥＴＤデータ信号ＣＫクロック信号ＶＤＤ電圧源

Claims

【特許請求の範囲】

【請求項１】（ａ）単相入力データを入力するコント
ロール部と、（ｂ）相補出力を発生するラッチ部と、（ｃ）前記コントロール部と前記ラッチ部とを接続する
トランスファゲートと、（ｄ）短パルス発生手段とからなり、（ｅ）前記短パルス発生手段によって制御される前記ト
ランスファゲートによって、前記コントロール部から前
記ラッチ部へのデータの転送を行うことを特徴とするフ
リップフロップ回路。
【請求項２】前記短パルス発生手段はクロック信号を
入力信号とする請求項１記載のフリップフロップ回路。
【請求項３】前記コントロール部は前記単相入力デー
タを入力するインバータと、前記単相入力データ及び前
記インバータの出力を入力するバッファとから構成され
る請求項１記載のフリップフロップ回路。
【請求項４】前記短パルス発生手段の発生するパルス
信号のパルス幅は前記コントロール部のセットアップ時
間と前記ラッチ部のホールド時間の和である請求項１、
又は２記載のフリップフロップ回路。