JPH0654599B2 - アドレス・バツフア回路 - Google Patents
アドレス・バツフア回路Info
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- JPH0654599B2 JPH0654599B2 JP23661085A JP23661085A JPH0654599B2 JP H0654599 B2 JPH0654599 B2 JP H0654599B2 JP 23661085 A JP23661085 A JP 23661085A JP 23661085 A JP23661085 A JP 23661085A JP H0654599 B2 JPH0654599 B2 JP H0654599B2
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- Japan
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- decoder
- buffer circuit
- input
- address buffer
- address
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- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 2
- 102200091804 rs104894738 Human genes 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000001105 regulatory effect Effects 0.000 description 1
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- Logic Circuits (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、集積回路におけるリード・オンリー・メモリ
ー（以下、ＲＯＭと称する。）もしくはプログラマブル
・ロジツク・アレイ（以下、ＰＬＡと称する。）のアド
レス・バツフア回路に関し、特に、ＲＯＭのデコーダ数
が入力アドレスを全てデコードする場合よりもデコード
数が少ないアドレス・バツフア回路に関する。
ー（以下、ＲＯＭと称する。）もしくはプログラマブル
・ロジツク・アレイ（以下、ＰＬＡと称する。）のアド
レス・バツフア回路に関し、特に、ＲＯＭのデコーダ数
が入力アドレスを全てデコードする場合よりもデコード
数が少ないアドレス・バツフア回路に関する。
従来、この種のアドレス・バツフア回路は、各各の負荷
容量が互いに異なり、千差万別であっても、レイアウト
上の効率等から全て同一の出力電流供給能力を持つもの
とし、最大負荷における遅延を最小限とするべき能力と
していた。
容量が互いに異なり、千差万別であっても、レイアウト
上の効率等から全て同一の出力電流供給能力を持つもの
とし、最大負荷における遅延を最小限とするべき能力と
していた。
上述した従来のアドレス・バツフア回路は、入力アドレ
スビツト信号数ｊにより最大限でき得るデコーダ数２ｊ
を持つ、いわゆるフル・デコードしたデコーダへの入力
信号を発生させることを基本としているので、各アドレ
ス・バツフア回路の出力電流供給能力は全て同一として
いたために、フルデコードでないデコーダ、つまり、デ
コーダ数が２ｊより少ないデコーダでは、入力信号Ａｉ
とその逆相信号Ａｉを、各々ゲート入力とするトランジ
スタ数が異なり、したがって負荷が異なる場合がほとん
どである（第３図）。このため、各アドレス・バツフア
回路の出力電流供給能力は全てのデコーダがその信号を
入力とする最大負荷時を想定して決定し、全てがこの能
力を持つものとしている。したがって、アドレスによっ
ては、必要以上の電流供給能力を持ち、MOSLSI等では、
アドレス・バツフア回路のチツプ上に占める面積を必要
以上に増大させるという欠点がある。
スビツト信号数ｊにより最大限でき得るデコーダ数２ｊ
を持つ、いわゆるフル・デコードしたデコーダへの入力
信号を発生させることを基本としているので、各アドレ
ス・バツフア回路の出力電流供給能力は全て同一として
いたために、フルデコードでないデコーダ、つまり、デ
コーダ数が２ｊより少ないデコーダでは、入力信号Ａｉ
とその逆相信号Ａｉを、各々ゲート入力とするトランジ
スタ数が異なり、したがって負荷が異なる場合がほとん
どである（第３図）。このため、各アドレス・バツフア
回路の出力電流供給能力は全てのデコーダがその信号を
入力とする最大負荷時を想定して決定し、全てがこの能
力を持つものとしている。したがって、アドレスによっ
ては、必要以上の電流供給能力を持ち、MOSLSI等では、
アドレス・バツフア回路のチツプ上に占める面積を必要
以上に増大させるという欠点がある。
また、各信号の負荷に比例して各アドレス・バツフア回
路の電流供給能力を決めることもできるが、各バツフア
の面積が不ぞろいとなってしまい、有効面積を小さくす
るためには、多くの労力をかけて、配置しなければなら
ない。その後に負荷に変更が生じても、それに応じて電
流供給能力を変更することは、さらに多くの労力がかか
り困難であった。
路の電流供給能力を決めることもできるが、各バツフア
の面積が不ぞろいとなってしまい、有効面積を小さくす
るためには、多くの労力をかけて、配置しなければなら
ない。その後に負荷に変更が生じても、それに応じて電
流供給能力を変更することは、さらに多くの労力がかか
り困難であった。
以上述べてきたことは原アドレス信号を２ビツト毎にプ
リデコードし、そのデコードした信号をデコーダ入力と
する場合でも同様である（第４図）。
リデコードし、そのデコードした信号をデコーダ入力と
する場合でも同様である（第４図）。
さらに、ＲＯＭのデコーダだけでなく、ＰＬＡのアンド
回路へのアドレス・バツフア回路でも同様である。
回路へのアドレス・バツフア回路でも同様である。
本発明によるアドレス・バッファ回路は、デコーダの出
力数がデコーダへの入力アドレスのビット数ｊから最大
限でき得る２のｊ乗個より少ないデコーダへ該デコーダ
への入力としてその出力を接続されるものであって、少
なくても一対の該デコーダへの入力であるアドレス信号
Ａｉと該信号Ａｉの逆相信号ｉの各々のアドレスバッ
ファ回路の出力電流供給能力の比が、前記２つの信号Ａ
ｉおよび信号ｉの各々に付く負荷容量の大きい順に約
２：１であることを特徴としている。
力数がデコーダへの入力アドレスのビット数ｊから最大
限でき得る２のｊ乗個より少ないデコーダへ該デコーダ
への入力としてその出力を接続されるものであって、少
なくても一対の該デコーダへの入力であるアドレス信号
Ａｉと該信号Ａｉの逆相信号ｉの各々のアドレスバッ
ファ回路の出力電流供給能力の比が、前記２つの信号Ａ
ｉおよび信号ｉの各々に付く負荷容量の大きい順に約
２：１であることを特徴としている。
さらに本発明による回路は、デコーダの出力数がデコー
ダへの入力アドレスのビット数ｊから最大限でき得る２
のｊ乗個より少ないデコーダへ該デコーダへの入力とし
てその出力を接続されるものであって、該アドレスバッ
ファ回路は２ビットの入力アドレス信号Ａｉ及びＡｉ＋
１をプリデコードして得られる４つの積信号Ａｉ・Ａｉ
＋１、ｉ・Ａｉ＋１、Ａｉ・ｉ＋１、及びｉ・
ｉ＋１を発生するための論理回路を含み且つ該４つの信
号を発生する終段インバータの電流供給能力の比が該４
つの積信号の各々に付く負荷容量の大きい順に であることを特徴としている。
ダへの入力アドレスのビット数ｊから最大限でき得る２
のｊ乗個より少ないデコーダへ該デコーダへの入力とし
てその出力を接続されるものであって、該アドレスバッ
ファ回路は２ビットの入力アドレス信号Ａｉ及びＡｉ＋
１をプリデコードして得られる４つの積信号Ａｉ・Ａｉ
＋１、ｉ・Ａｉ＋１、Ａｉ・ｉ＋１、及びｉ・
ｉ＋１を発生するための論理回路を含み且つ該４つの信
号を発生する終段インバータの電流供給能力の比が該４
つの積信号の各々に付く負荷容量の大きい順に であることを特徴としている。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明の一実施例のＲＯＭデコーダおよびアド
レス・バツフアのブロツク図である。デコーダはＰchMO
SFETのゲート入力をＧＮＤとして負荷トランジスタと
し、ＮchMOSFETを直列接続して構成されたものである。
レス・バツフアのブロツク図である。デコーダはＰchMO
SFETのゲート入力をＧＮＤとして負荷トランジスタと
し、ＮchMOSFETを直列接続して構成されたものである。
また、そのデコーダ数ｎは入力されるアドレスビツトＡ
ｏ〜Ａｍにより最大限でき得るデコーダ数２ｍ＋１より
少ない。したがって、第１図の入力信号ｍのようにこ
の信号を入力するトランジスタがほとんどのデコーダに
存在し、逆に入力信号Ａｍのように、１個のデコーダに
しか入力しない場合もでてくる。よって、アドレス・バ
ツフア回路の電流供給能力は、全デコーダに入力される
最大負荷の場合でも、入力信号の遅延時間を所定の値以
内にするものでなければならない。この電流供給能力を
持つインバータが、第１図中の数字２を付したインバー
タである。
ｏ〜Ａｍにより最大限でき得るデコーダ数２ｍ＋１より
少ない。したがって、第１図の入力信号ｍのようにこ
の信号を入力するトランジスタがほとんどのデコーダに
存在し、逆に入力信号Ａｍのように、１個のデコーダに
しか入力しない場合もでてくる。よって、アドレス・バ
ツフア回路の電流供給能力は、全デコーダに入力される
最大負荷の場合でも、入力信号の遅延時間を所定の値以
内にするものでなければならない。この電流供給能力を
持つインバータが、第１図中の数字２を付したインバー
タである。
また、入力信号Ａｉ，ｉの入力されるデコーダ数を見
るとその数を各々ＮＡｉ，Ｎｉとし、全デコーダ数を
ｎとするならば、 ＮＡｉ＋Ｎｉ≦ｎ が成立する。
るとその数を各々ＮＡｉ，Ｎｉとし、全デコーダ数を
ｎとするならば、 ＮＡｉ＋Ｎｉ≦ｎ が成立する。
なぜならば、Ａｉ，ｉの双方を一つのデコーダに入力
すると、デコーダは各信号の積を発生することから Ａｉ・ｉ＝０ となり 常に非選択となり、このデコーダは意味をもたないか
ら、存在しないので、Ａｉとｉの双方を一つのデコー
ダに入力するものが存在しないからである。したがって ＭＩＮ（ＮＡｉ，Ｎｉ）≦▲n 2 となる。
すると、デコーダは各信号の積を発生することから Ａｉ・ｉ＝０ となり 常に非選択となり、このデコーダは意味をもたないか
ら、存在しないので、Ａｉとｉの双方を一つのデコー
ダに入力するものが存在しないからである。したがって ＭＩＮ（ＮＡｉ，Ｎｉ）≦▲n 2 となる。
つまり、Ａｉ，ｉの各々の負荷となるデコーダ数のう
ちの小さい方のデコーダ数が全デコーダ数の半分を越え
ることはない。従って、Ａｉ，ｉの負荷となるトラン
ジスタのゲート容量に比して、各各の信号の配線容量が
無視しえる程度小さいならば、Ａｉ，ｉの二つのアド
レス・バツフア回路の電流供給能力を、片方は全デコー
ダに入力する最大負荷時に信号の遅延時間を所定の値以
内とするものにし、残る片方は全デコーダの1/2に入力
する時に信号の遅延時間を所定の値以内とするように、
前者の半分の能力で済むことがわかる。第１図中のＡｍ
を出力とするインバータで数字１を付したインバータが
それである。第１図ではその他のアドレスで、負荷の多
いＡ０，Ａ１がインバータ２少ない０，１がインバ
ータ１となっている。
ちの小さい方のデコーダ数が全デコーダ数の半分を越え
ることはない。従って、Ａｉ，ｉの負荷となるトラン
ジスタのゲート容量に比して、各各の信号の配線容量が
無視しえる程度小さいならば、Ａｉ，ｉの二つのアド
レス・バツフア回路の電流供給能力を、片方は全デコー
ダに入力する最大負荷時に信号の遅延時間を所定の値以
内とするものにし、残る片方は全デコーダの1/2に入力
する時に信号の遅延時間を所定の値以内とするように、
前者の半分の能力で済むことがわかる。第１図中のＡｍ
を出力とするインバータで数字１を付したインバータが
それである。第１図ではその他のアドレスで、負荷の多
いＡ０，Ａ１がインバータ２少ない０，１がインバ
ータ１となっている。
第２図は本発明の他の実施例であり、予め原アドレス信
号を２ビツト毎にデコードした入力信号をＲＯＭデコー
ダに入力するものである。このＲＯＭのデコーダも第１
図と同様に、デコーダ数は、最大限でき得るデコーダ数
２ｍ＋１より少ない。ここで、予め原アドレスビツト信
号Ａｉ，Ａｉ＋１をデコードした入力信号Ａｉ・Ａｉ＋
１，ｉ・Ａｉ＋１，Ａｉ・ｉ＋１，ｉ・ｉ＋１
を入力とするデコーダ数をＮＡｉ・Ａｉ＋１，Ｎｉ・
Ａｉ＋１，ＮＡｉ・ｉ＋１，Ｎｉ・ｉ＋１とし、
全デコーダ数をｎとすると ＮＡｉ・Ａｉ＋１＋Ｎｉ・Ａｉ＋１＋Ｎ
Ａｉ・ｉ＋１＋Ｎｉ・ｉ＋１≦ｎ が成立する。
号を２ビツト毎にデコードした入力信号をＲＯＭデコー
ダに入力するものである。このＲＯＭのデコーダも第１
図と同様に、デコーダ数は、最大限でき得るデコーダ数
２ｍ＋１より少ない。ここで、予め原アドレスビツト信
号Ａｉ，Ａｉ＋１をデコードした入力信号Ａｉ・Ａｉ＋
１，ｉ・Ａｉ＋１，Ａｉ・ｉ＋１，ｉ・ｉ＋１
を入力とするデコーダ数をＮＡｉ・Ａｉ＋１，Ｎｉ・
Ａｉ＋１，ＮＡｉ・ｉ＋１，Ｎｉ・ｉ＋１とし、
全デコーダ数をｎとすると ＮＡｉ・Ａｉ＋１＋Ｎｉ・Ａｉ＋１＋Ｎ
Ａｉ・ｉ＋１＋Ｎｉ・ｉ＋１≦ｎ が成立する。
前述の説明と同様にこの４つの信号のどれか２以上を一
つのデコーダの入力とすることは意味がないので、存在
しないものとする。
つのデコーダの入力とすることは意味がないので、存在
しないものとする。
従って、最大のＮ1はｎとなる場合がある。故にこの最
大の負荷時に、入力信号の遅延時間を所定の値以内とす
るだけの出力電流供給能力をもつアドレス・バツフア回
路が４つの信号のうち１つには必要であることがわか
る。
大の負荷時に、入力信号の遅延時間を所定の値以内とす
るだけの出力電流供給能力をもつアドレス・バツフア回
路が４つの信号のうち１つには必要であることがわか
る。
次に２番目の大きな数Ｎ2考える。このＮ2が最大となる
のは、 Ｎ1＋Ｎ2≦ｎ，Ｎ1≧Ｎ2から である。
のは、 Ｎ1＋Ｎ2≦ｎ，Ｎ1≧Ｎ2から である。
従って、２番目に大きな数Ｎ2のデコーダ数を負荷とす
るアドレス・バツフア回路の出力電流供給能力は、最大
のＮ1のアドレス・バツフア回路の1/2で、信号の遅延時
間を所定の値にできることがわかる。
るアドレス・バツフア回路の出力電流供給能力は、最大
のＮ1のアドレス・バツフア回路の1/2で、信号の遅延時
間を所定の値にできることがわかる。
また、３番目に大きな数Ｎ3および４番目に大きな数Ｎ4
を考えると、同様に Ｎ1＋Ｎ2＋Ｎ3≦ｎ Ｎ1≧Ｎ2≧Ｎ3 がＮ3の最大値である。
を考えると、同様に Ｎ1＋Ｎ2＋Ｎ3≦ｎ Ｎ1≧Ｎ2≧Ｎ3 がＮ3の最大値である。
Ｎ1＋Ｎ2＋Ｎ3＋Ｎ4≦ｎ Ｎ1≧Ｎ2≧Ｎ3≧Ｎ4 がＮ4の最大値である。
従って、Ｎ3およびＮ4のデコーダ数を負荷とするアドレ
ス・バツフア回路の出力電流供給能力は、各々、最大の
Ｎ1のアドレス・バツフア回路の1/3、1/4で、信号の遅
延時間は所定の値以内となる。
ス・バツフア回路の出力電流供給能力は、各々、最大の
Ｎ1のアドレス・バツフア回路の1/3、1/4で、信号の遅
延時間は所定の値以内となる。
以上述べたことが、第２図では、Ａ0，Ａ1および
Ａm-1，Ａｍに適用されている。ここでは全アドレス数
が偶数であるものとしているが、全アドレス数が奇数で
ある場合には、余りの１ビツトを第１図のように本発明
を用いればよい。第２図では、ＮＡ０・１がＮ1、Ｎ
０１がＮ2、ＮＡ０Ａ1＝Ｎ０Ａ1＝Ｎ3＝Ｎ
4に相当する。この負荷となるデコーダ数の大きな順に
各々４，３，２，１の数字が付されたインバータが、出
力電流供給能力が大きな順序となり、各負荷を駆動す
る。
Ａm-1，Ａｍに適用されている。ここでは全アドレス数
が偶数であるものとしているが、全アドレス数が奇数で
ある場合には、余りの１ビツトを第１図のように本発明
を用いればよい。第２図では、ＮＡ０・１がＮ1、Ｎ
０１がＮ2、ＮＡ０Ａ1＝Ｎ０Ａ1＝Ｎ3＝Ｎ
4に相当する。この負荷となるデコーダ数の大きな順に
各々４，３，２，１の数字が付されたインバータが、出
力電流供給能力が大きな順序となり、各負荷を駆動す
る。
本発明はＰＬＡのアンド回路のアドレス・バツフアの場
合にも同様に適用することができる。
合にも同様に適用することができる。
以上説明したように本発明は、アドレス・バツフア回路
の出力電流供給能力の比を、デコーダ入力信号Ａｉとそ
の逆相信号ｉの各々の負荷容量の大きい順に、約２：
１とすることにより、あらゆる負荷容量の場合でも信号
の遅延時間を所定の値以内とした上で、アドレス・バツ
フア回路の合計の出力電流供給能力を減らし、各アドレ
ス・バツフア回路のレイアウト上の正規化を行ない、面
積を減らすことができる効果がある。
の出力電流供給能力の比を、デコーダ入力信号Ａｉとそ
の逆相信号ｉの各々の負荷容量の大きい順に、約２：
１とすることにより、あらゆる負荷容量の場合でも信号
の遅延時間を所定の値以内とした上で、アドレス・バツ
フア回路の合計の出力電流供給能力を減らし、各アドレ
ス・バツフア回路のレイアウト上の正規化を行ない、面
積を減らすことができる効果がある。
デコーダへの入力信号が、予め原アドレスビツト信号を
２ビツト毎にデコードした信号である場合も同様にして
本発明は、そのデコードした信号Ａｉ・Ａｉ＋１，ｉ
・Ａｉ＋１，Ａｉ・ｉ＋１，ｉ・ｉ＋１の４つの
信号の各々のアドレス・バツフア回路の出力電流供給能
力の比を、負荷容量の大きな順に約１：1/2：1/3：1/4
とすることにより、あらゆる負荷容量の場合でも信号の
遅延時間を所定の値以内とした上で、合計の出力電流能
力を減らし、各アドレス・バツフア回路の正規化を行な
い、面積を減らすことができる。
２ビツト毎にデコードした信号である場合も同様にして
本発明は、そのデコードした信号Ａｉ・Ａｉ＋１，ｉ
・Ａｉ＋１，Ａｉ・ｉ＋１，ｉ・ｉ＋１の４つの
信号の各々のアドレス・バツフア回路の出力電流供給能
力の比を、負荷容量の大きな順に約１：1/2：1/3：1/4
とすることにより、あらゆる負荷容量の場合でも信号の
遅延時間を所定の値以内とした上で、合計の出力電流能
力を減らし、各アドレス・バツフア回路の正規化を行な
い、面積を減らすことができる。
第１図(a)は本発明の一実施例であるＲＯＭのブロツク
図、第１図(b)はデコーダとアドレス・バツフア回路の
回路図、第２図は本発明の他の実施例でＲＯＭのデコー
ダおよびアドレス・バツフア回路（予め２ビツト毎に原
アドレス信号をデコードする場合）の回路図、第３図は
ＲＯＭのデコーダおよびアドレス・バツフア回路の従来
例の回路図、第４図は予め２ビツト毎に原アドレスビツ
ト信号をデコードする場合の従来例の回路図である。 １，２，３，４……インバータ。
図、第１図(b)はデコーダとアドレス・バツフア回路の
回路図、第２図は本発明の他の実施例でＲＯＭのデコー
ダおよびアドレス・バツフア回路（予め２ビツト毎に原
アドレス信号をデコードする場合）の回路図、第３図は
ＲＯＭのデコーダおよびアドレス・バツフア回路の従来
例の回路図、第４図は予め２ビツト毎に原アドレスビツ
ト信号をデコードする場合の従来例の回路図である。 １，２，３，４……インバータ。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ１１Ｃ 16/06 Ｈ０３Ｋ 19/177 9383−5Ｊ 6741−5Ｌ Ｇ１１Ｃ 11/34 ３５４ Ｂ 6741−5Ｌ ３０１ Ｂ
Claims (2)
- 【請求項１】デコーダの出力数がデコーダへの入力アド
レスのビット数ｊから最大限でき得る２のｊ乗個より少
ないデコーダへ該デコーダへの入力としてその出力を接
続されるアドレス・バッファ回路において、少なくても
一対の該デコーダへの入力であるアドレス信号Ａｉと該
信号Ａｉの逆相信号ｉの各々のアドレスバッファ回路
の出力電流供給能力の比が、前記２つの信号Ａｉ及び信
号ｉの各々に付く負荷容量の大きい順に約２：１であ
ることを特徴としたアドレス・バッファ回路。 - 【請求項２】デコーダの出力数がデコーダへの入力アド
レスのビット数ｊから最大限でき得る２のｊ乗個より少
ないデコーダへ該デコーダへの入力としてその出力を接
続されるアドレスバッファ回路において、該アドレスバ
ッファ回路は２ビットの入力アドレス信号Ａｉ及びＡｉ
＋１をプリデコードして得られる４つの積信号Ａｉ・Ａ
ｉ＋１、ｉ・Ａｉ＋１、Ａｉ・ｉ＋１、及びｉ・
ｉ＋１を発生するための論理回路を含み且つ該４つの
信号を発生する終段インバータの電流供給能力の比が該
４つの積信号の各々に付く負荷容量の大きい順に であることを特徴とするアドレス・バッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23661085A JPH0654599B2 (ja) | 1985-10-22 | 1985-10-22 | アドレス・バツフア回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23661085A JPH0654599B2 (ja) | 1985-10-22 | 1985-10-22 | アドレス・バツフア回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6295798A JPS6295798A (ja) | 1987-05-02 |
| JPH0654599B2 true JPH0654599B2 (ja) | 1994-07-20 |
Family
ID=17003190
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23661085A Expired - Lifetime JPH0654599B2 (ja) | 1985-10-22 | 1985-10-22 | アドレス・バツフア回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0654599B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0788901A (ja) * | 1993-09-28 | 1995-04-04 | Nec Corp | 樹脂封止用金型 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58114385A (ja) * | 1981-12-26 | 1983-07-07 | Fujitsu Ltd | 半導体記憶装置のデコ−ダ回路 |
-
1985
- 1985-10-22 JP JP23661085A patent/JPH0654599B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6295798A (ja) | 1987-05-02 |
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