JPH0654786B2 - ヘテロ接合半導体デバイス - Google Patents
ヘテロ接合半導体デバイスInfo
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- JPH0654786B2 JPH0654786B2 JP59280891A JP28089184A JPH0654786B2 JP H0654786 B2 JPH0654786 B2 JP H0654786B2 JP 59280891 A JP59280891 A JP 59280891A JP 28089184 A JP28089184 A JP 28089184A JP H0654786 B2 JPH0654786 B2 JP H0654786B2
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- JP
- Japan
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- inp
- layer
- type
- asysb
- heterojunction
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
- H10D30/47—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having two-dimensional [2D] charge carrier gas channels, e.g. nanoribbon FETs or high electron mobility transistors [HEMT]
- H10D30/471—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT]
- H10D30/475—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having wider bandgap layer formed on top of lower bandgap active layer, e.g. undoped barrier HEMTs such as i-AlGaN/GaN HEMTs
- H10D30/4755—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having wider bandgap layer formed on top of lower bandgap active layer, e.g. undoped barrier HEMTs such as i-AlGaN/GaN HEMTs having wide bandgap charge-carrier supplying layers, e.g. modulation doped HEMTs such as n-AlGaAs/GaAs HEMTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
- H10D62/82—Heterojunctions
- H10D62/824—Heterojunctions comprising only Group III-V materials heterojunctions, e.g. GaN/AlGaN heterojunctions
Landscapes
- Bipolar Transistors (AREA)
- Junction Field-Effect Transistors (AREA)
- Recrystallisation Techniques (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明はヘテロ接合半導体デバイスに関し、特にInP／A
lGaAsSb系のヘテロ接合を用いた半導体デバイスに関す
る。
lGaAsSb系のヘテロ接合を用いた半導体デバイスに関す
る。
（従来の技術とその問題点） ２つの異種半導体の接合（ヘテロ接合）は、導電帯の底
の不連続性によりヘテロ界面の低い導電帯側に電子蓄積
層を形成したりキャリアを閉じ込める作用があり、高速
デバイスや半導体レーザ等に利用されている。ヘテロ接
合の特性は接合する２種の半導体のエネルギ・バンド構
造（エネルギ・バンド・ギャップ、電子親和度）により
著しく異なる。
の不連続性によりヘテロ界面の低い導電帯側に電子蓄積
層を形成したりキャリアを閉じ込める作用があり、高速
デバイスや半導体レーザ等に利用されている。ヘテロ接
合の特性は接合する２種の半導体のエネルギ・バンド構
造（エネルギ・バンド・ギャップ、電子親和度）により
著しく異なる。
従来高速デバイスに用いられてきた代表的なヘテロ接合
はGaAs／AlGaAs系であり、GaAs MESFET以上の高速動作
を与えるが、動作層のGaAs内でキャリアがΓ谷（主バン
ド）からＬ谷（サブバンド）へ遷移しやすいため約３KV
／cm以上の電界で負性微分移動度を伴う谷間散乱が起こ
り、バリスティックデバイスや高移動度能動デバイスを
実現する上で問題があった。
はGaAs／AlGaAs系であり、GaAs MESFET以上の高速動作
を与えるが、動作層のGaAs内でキャリアがΓ谷（主バン
ド）からＬ谷（サブバンド）へ遷移しやすいため約３KV
／cm以上の電界で負性微分移動度を伴う谷間散乱が起こ
り、バリスティックデバイスや高移動度能動デバイスを
実現する上で問題があった。
（発明が解決しようとする問題点） したがって本発明の目的はGaAs／AlGaAs系およびInGaAs
系ヘテロ接合デバイスの問題点を解決した高速デバイス
を提供することにあり、この目的は本発明においてInP
とAlxGa1-xAsySb1-y(y＝0.044x+0.52)とのヘテロ接合を
用いた半導体デバイスによって解決される。
系ヘテロ接合デバイスの問題点を解決した高速デバイス
を提供することにあり、この目的は本発明においてInP
とAlxGa1-xAsySb1-y(y＝0.044x+0.52)とのヘテロ接合を
用いた半導体デバイスによって解決される。
（問題点を解決するための手段） 本発明はGaAsの代わりにInPを用いる。第２図に示すよ
うに、GaAsとInPのエネルギバンド構造は類似するが、I
nPのΔＥΓＬは0.53eVとGaAsのそれの0.31eVに比べてか
なり大きい。このことから、負性抵抗が現われるInPの
しきい電界はGaAsに比べて約３倍大きい。また、第３図
に示すように、電子の速度の電界強度依存性はInPの方
がGaAsに比べてそのピーク電子速度は大きいことがわか
る。さてInPを動作層、すなわち実際にキャリアが走行
する層として用いるためには、InPと接合する他方の半
導体が電子親和度はInPより小さいが禁制帯幅はInPより
大きくかつInPに格子整合したものでなければならな
い。
うに、GaAsとInPのエネルギバンド構造は類似するが、I
nPのΔＥΓＬは0.53eVとGaAsのそれの0.31eVに比べてか
なり大きい。このことから、負性抵抗が現われるInPの
しきい電界はGaAsに比べて約３倍大きい。また、第３図
に示すように、電子の速度の電界強度依存性はInPの方
がGaAsに比べてそのピーク電子速度は大きいことがわか
る。さてInPを動作層、すなわち実際にキャリアが走行
する層として用いるためには、InPと接合する他方の半
導体が電子親和度はInPより小さいが禁制帯幅はInPより
大きくかつInPに格子整合したものでなければならな
い。
本発明による４元混晶AlxGa1-xAsySb1-y(y＝0.044x+0.5
2)はこれらの条件を満足した材料である。
2)はこれらの条件を満足した材料である。
（実施例） 以下添付図面を参照して本発明の具体的な実施例を述べ
る。
る。
第１図には本発明による変調ドーピングショットキゲー
ト電界効果トランジスタ(MESFET)の実施例の断面構造を
示す。第１図において、半絶縁性InP基板１１上に、ア
ンドープInP層１２、０〜200ÅのアンドープAlxGa1-xAs
ySb1-y(y＝0.044x+0.52)（ｘ≒0.48）層１３、Ｓｉドー
プによる厚さ500〜1000Åの１×10181／cm3のn+型AlxGa
1-xAsySb1-y(y＝0.044x+0.52)層１４を例えば分子線エ
ピタキシャル法により順次成長させ、このn+型AlxGa1-x
AsySb1-y層１４上にAlのショットキゲート電極１５とゲ
ート電極１５の両側にAuGeNiのオーミック電極１６、１
７とを設けた構造である。第４図に示すように、InPとA
lxGa1-xAsySb1-y(y＝0.044x+0.52)との導電帯の底の不
連続性のためにヘテロ界面のInP側に電子の蓄積が起こ
る。すなわち、InPの電子親和度が大きいためn+型AlxGa
1-xAsySb1-y(y＝0.044x+0.52)層内のドナーにより供給
された電子がInP側に引きつけられて電子蓄積層が形成
される。
ト電界効果トランジスタ(MESFET)の実施例の断面構造を
示す。第１図において、半絶縁性InP基板１１上に、ア
ンドープInP層１２、０〜200ÅのアンドープAlxGa1-xAs
ySb1-y(y＝0.044x+0.52)（ｘ≒0.48）層１３、Ｓｉドー
プによる厚さ500〜1000Åの１×10181／cm3のn+型AlxGa
1-xAsySb1-y(y＝0.044x+0.52)層１４を例えば分子線エ
ピタキシャル法により順次成長させ、このn+型AlxGa1-x
AsySb1-y層１４上にAlのショットキゲート電極１５とゲ
ート電極１５の両側にAuGeNiのオーミック電極１６、１
７とを設けた構造である。第４図に示すように、InPとA
lxGa1-xAsySb1-y(y＝0.044x+0.52)との導電帯の底の不
連続性のためにヘテロ界面のInP側に電子の蓄積が起こ
る。すなわち、InPの電子親和度が大きいためn+型AlxGa
1-xAsySb1-y(y＝0.044x+0.52)層内のドナーにより供給
された電子がInP側に引きつけられて電子蓄積層が形成
される。
この電子蓄積層がソースドレイン間の電気伝導に寄与す
るわけであるが、InP層には不純物をドープしていない
ためにイオン化不純物散乱が少なくなり、特にイオン化
不純物散乱が支配的になる低温でこの効果は大きく高電
子移動度が得られる。これと同様の原理、即ちキャリヤ
が発生するドープ領域と実際にキャリヤが動き回るアン
ドープ領域とを空間的に分離したＦＥＴとしては、従来
GaAs／AlGaAsヘテロ接合を用いたものが知られている。
しかしアンドープGaAs動作層においてキャリヤが有効質
量の小さいΓ谷から有効質量の大きいＬ谷へ遷移してし
まうため負性微分移動度が現われる。またIn0.52Al0.48
As／In0.53Ga0.47Asヘテロ界面を用いたＦＥＴが最近提
案されているが、InGaAsにおいてもGaAsと同様に負性抵
抗が現われるしきい電界が３〜４KV／cmと低く、低電界
移動度の特徴が高電界で有効に利用され得ない。また、
In0.53Ga0.47As混晶中での合金錯乱の影響もデバイス応
用上問題がある。本発明によるＦＥＴでは動作層にInP
を用いているために合金錯乱の問題はなく、また前述の
ようにInPはGaAsに比べてしきい電界が高くかつピーク
電子速度が大きいため印加電圧が高くとれ高出力および
高速動作が可能である。
るわけであるが、InP層には不純物をドープしていない
ためにイオン化不純物散乱が少なくなり、特にイオン化
不純物散乱が支配的になる低温でこの効果は大きく高電
子移動度が得られる。これと同様の原理、即ちキャリヤ
が発生するドープ領域と実際にキャリヤが動き回るアン
ドープ領域とを空間的に分離したＦＥＴとしては、従来
GaAs／AlGaAsヘテロ接合を用いたものが知られている。
しかしアンドープGaAs動作層においてキャリヤが有効質
量の小さいΓ谷から有効質量の大きいＬ谷へ遷移してし
まうため負性微分移動度が現われる。またIn0.52Al0.48
As／In0.53Ga0.47Asヘテロ界面を用いたＦＥＴが最近提
案されているが、InGaAsにおいてもGaAsと同様に負性抵
抗が現われるしきい電界が３〜４KV／cmと低く、低電界
移動度の特徴が高電界で有効に利用され得ない。また、
In0.53Ga0.47As混晶中での合金錯乱の影響もデバイス応
用上問題がある。本発明によるＦＥＴでは動作層にInP
を用いているために合金錯乱の問題はなく、また前述の
ようにInPはGaAsに比べてしきい電界が高くかつピーク
電子速度が大きいため印加電圧が高くとれ高出力および
高速動作が可能である。
第５図には本発明による実空間遷移型半導体素子の実施
例の断面構造を示す。第５図において、半絶縁性ＩｎＰ
基板２１上にAlxGa1-xAsySb1-y(y＝0.044x+0.52)層２２
とInP層２３とを交互に積層成長させる。この実施例で
はダブルヘテロ接合を繰り返した多重積層構造である
が、単一ヘテロ接合の単一積層構造でもよい。２４、２
５はヘテロ界面の略垂直に設けられたオーミック電極で
ある。前述と同様に各ヘテロ界面のInP側に電子蓄積層
が形成される。オーミック電極２４、２５間に電界を印
加すると、InP中の電子は加速されてホットエレクトロ
ンとなるが、InP中の上の谷（Ｌ谷）に遷移する前にAlx
Ga1-xAsySb1-y層中に散乱される。AlxGa1-xAsySb1-y中
では電子の移動度はInP中よりも小さいために負性微分
抵抗が生じる。電子の遷移時間は横方向の長さで決まる
ため、ガンダイオードより高周波での動作が期待でき
る。従来この型の半導体素子として、GaAs−AlGaAsヘテ
ロ界面を用いたものが知られている。ところがGaAsでは
Γ谷とＬ谷間のエネルギ差ΔＥΓＬが0.31eVと比較的小
さいため、ホットエレクトロンがAlxGa1-xAs中に散乱す
る前にＬ谷に遷移しやすい。したがって、負性微分抵抗
は得られてもそれはガン効果によるものであり、純粋な
実空間遷移による負性微分抵抗という現象は実現し難か
った。これに比べ本発明によるInP／AlxGa1-xAsySb
1-y(y＝0.044x+0.52)ヘテロ接合を用いたものではInPの
ΔＥΓＬが0.53eVと大きいため、InP中のホットエレク
トロンがAlxGa1-xAsySb1-yに散乱する前にＬ谷へ遷移す
るという現象が起こりにくく、高電界で純粋な実空間遷
移による負性微分抵抗が得られる。なお変調ドーピング
法によりアンドープInP層２３とn+型AlxGa1-xAsySb
1-y(y＝0.044x+0.52)層２２とに形成してInP中の電子移
動度を高めてもよい。
例の断面構造を示す。第５図において、半絶縁性ＩｎＰ
基板２１上にAlxGa1-xAsySb1-y(y＝0.044x+0.52)層２２
とInP層２３とを交互に積層成長させる。この実施例で
はダブルヘテロ接合を繰り返した多重積層構造である
が、単一ヘテロ接合の単一積層構造でもよい。２４、２
５はヘテロ界面の略垂直に設けられたオーミック電極で
ある。前述と同様に各ヘテロ界面のInP側に電子蓄積層
が形成される。オーミック電極２４、２５間に電界を印
加すると、InP中の電子は加速されてホットエレクトロ
ンとなるが、InP中の上の谷（Ｌ谷）に遷移する前にAlx
Ga1-xAsySb1-y層中に散乱される。AlxGa1-xAsySb1-y中
では電子の移動度はInP中よりも小さいために負性微分
抵抗が生じる。電子の遷移時間は横方向の長さで決まる
ため、ガンダイオードより高周波での動作が期待でき
る。従来この型の半導体素子として、GaAs−AlGaAsヘテ
ロ界面を用いたものが知られている。ところがGaAsでは
Γ谷とＬ谷間のエネルギ差ΔＥΓＬが0.31eVと比較的小
さいため、ホットエレクトロンがAlxGa1-xAs中に散乱す
る前にＬ谷に遷移しやすい。したがって、負性微分抵抗
は得られてもそれはガン効果によるものであり、純粋な
実空間遷移による負性微分抵抗という現象は実現し難か
った。これに比べ本発明によるInP／AlxGa1-xAsySb
1-y(y＝0.044x+0.52)ヘテロ接合を用いたものではInPの
ΔＥΓＬが0.53eVと大きいため、InP中のホットエレク
トロンがAlxGa1-xAsySb1-yに散乱する前にＬ谷へ遷移す
るという現象が起こりにくく、高電界で純粋な実空間遷
移による負性微分抵抗が得られる。なお変調ドーピング
法によりアンドープInP層２３とn+型AlxGa1-xAsySb
1-y(y＝0.044x+0.52)層２２とに形成してInP中の電子移
動度を高めてもよい。
第６図には本発明によるバイポーラヘテロ接合トランジ
スタの実施例を示す。第６図において、n+型InP基板
（ｎ＝２×1018 1／cm3）３１上に0.5μｍ厚のn-型InPコ
レクタ層（１×1016 1／cm3）３２、500Å厚のp+型（１
×1019 1／cm3）InPベース層３３、0.2μｍ厚のｎ型（２
×1017 1／cm3）AlxGa1-xAsySb1-y(y＝0.044x+0.52)エミ
ッタ層３４、0.2μｍ厚のn+型（１×1019 1／cm3）InPキ
ャップ層３５を備えた構造である。この構造のトランジ
スタは、ベース、コレクタの動作層で大きな電流密度が
得られ、gmが大きいこと、ファンアウト依存性が小さい
とこ、動作振幅が小さいことなどの利点がある。またベ
ース層の厚さをサブ・ミクロンまで縮小できるとバリス
ティック動作又は電子速度のオーバーシュート効果が可
能である。
スタの実施例を示す。第６図において、n+型InP基板
（ｎ＝２×1018 1／cm3）３１上に0.5μｍ厚のn-型InPコ
レクタ層（１×1016 1／cm3）３２、500Å厚のp+型（１
×1019 1／cm3）InPベース層３３、0.2μｍ厚のｎ型（２
×1017 1／cm3）AlxGa1-xAsySb1-y(y＝0.044x+0.52)エミ
ッタ層３４、0.2μｍ厚のn+型（１×1019 1／cm3）InPキ
ャップ層３５を備えた構造である。この構造のトランジ
スタは、ベース、コレクタの動作層で大きな電流密度が
得られ、gmが大きいこと、ファンアウト依存性が小さい
とこ、動作振幅が小さいことなどの利点がある。またベ
ース層の厚さをサブ・ミクロンまで縮小できるとバリス
ティック動作又は電子速度のオーバーシュート効果が可
能である。
従来知られているGaAs／AlxGa1-xAs系のバイポーラ・ヘ
テロ接合トランジスタではベース層にGaAsを用いている
ため前述したようにΓ谷とＬ谷間のエネルギー差ΔＥ
ΓＬが比較的小さく、帯間フォノン散乱が生起しやす
い。これに比べ本発明によるトランジスタでInPを動作
層として用いておりΔＥΓＬが大きいので、ベース領域
で帯間フォノン散乱されずにバリステイック動作または
電子速度のオーバーシュート動作が起こりやすい。この
ため超高速のトランジスタが実現できる。
テロ接合トランジスタではベース層にGaAsを用いている
ため前述したようにΓ谷とＬ谷間のエネルギー差ΔＥ
ΓＬが比較的小さく、帯間フォノン散乱が生起しやす
い。これに比べ本発明によるトランジスタでInPを動作
層として用いておりΔＥΓＬが大きいので、ベース領域
で帯間フォノン散乱されずにバリステイック動作または
電子速度のオーバーシュート動作が起こりやすい。この
ため超高速のトランジスタが実現できる。
（発明の効果） 以上のように、本発明によるInP／AlxGa1-xAsySb1-y(y
＝0.044x+0.52)ヘテロ接合を用いた種々のデバイスは、
従来のデバイスに比べて動作速度が高いため、現在ＦＥ
Ｔ、ＩＣ、ガンダイオード等が用いられているあらゆる
分野に用いることができ、その産業上の利用価値は極め
て大きく特に高速処理が必要な分野、例えば計算機のCP
U、メモリ、画像処理等での利用が期待できる。またInP
を用いるとしきい電界が高いことから動作電圧を高くと
れ、高出力マイクロデバイスとしても本発明のヘテロ接
合は応用可能である。
＝0.044x+0.52)ヘテロ接合を用いた種々のデバイスは、
従来のデバイスに比べて動作速度が高いため、現在ＦＥ
Ｔ、ＩＣ、ガンダイオード等が用いられているあらゆる
分野に用いることができ、その産業上の利用価値は極め
て大きく特に高速処理が必要な分野、例えば計算機のCP
U、メモリ、画像処理等での利用が期待できる。またInP
を用いるとしきい電界が高いことから動作電圧を高くと
れ、高出力マイクロデバイスとしても本発明のヘテロ接
合は応用可能である。
第１図は、本発明によるInP／AlxGa1-xAsySb1-y(y＝0.0
44x+0.52)の界面を用いた変調ドープ電界効果トランジ
スタの断面図である。 第２図(a)、(b)はそれぞれGaAs、InPのエネルギバンド
構造図である。 第３図は、GaAs、InPの電子速度の電界強度依存性を示
す図である。 第４図は、InP／AlxGa1-xAsySb1-y(y＝0.044x+0.52)ヘ
テロ界面でのエネルギバンド図である。 第５図は、本発明によるInP／AlxGa1-xAsySb1-y(y＝0.0
44x+0.52)ヘテロ界面を用いた実空間遷移型半導体素子
の断面構造図である。 第６図は、ベース層にInP、エミッタ層にAlxGa1-xAsySb
1-y(y＝0.044x+0.52)を用いた本発明によるバイポーラ
・ヘテロ接合トランジスタの断面構造図である。 １１は、半絶縁性ＩｎＰ基板 １２は、アンドープInP層 １３は、５０Å〜100Åのアンドープ AlxGa1-xAsySb1-y(y＝0.044x+0.52)層 １４は、５００Å〜1000ÅのＳｉドープ（１×1018 1／c
m3）n+型AlxGa1-xAsySb1-y(y＝0.044x+0.52)層 １５は、Ａｌのゲート電極 １６、１７は、AuGeNiオーミック電極 ２１は、半絶縁性InP基板 ２２は、AlxGa1-xAsySb1-y(y＝0.044x+0.52)層 ２３は、InP層 ２４、２５は、オーミック電極 ３１は、n+型InP基板（ｎ＝２×1018 1／cm3） ３２は、0.5μｍ厚n-型InPコレクタ層（１×1016 1／c
m3） ３３は、500Å厚P+型InPベース層（１×1019 1／cm3） ３４は、0.2μｍ厚のｎ型AlxGa1-xAsySb1-y(y＝0.044x+
0.52)のエミッタ層（２×1017 1／cm3） ３５は、0.2μｍ厚のn+型InPキャップ層（１×1019 1／c
m3）
44x+0.52)の界面を用いた変調ドープ電界効果トランジ
スタの断面図である。 第２図(a)、(b)はそれぞれGaAs、InPのエネルギバンド
構造図である。 第３図は、GaAs、InPの電子速度の電界強度依存性を示
す図である。 第４図は、InP／AlxGa1-xAsySb1-y(y＝0.044x+0.52)ヘ
テロ界面でのエネルギバンド図である。 第５図は、本発明によるInP／AlxGa1-xAsySb1-y(y＝0.0
44x+0.52)ヘテロ界面を用いた実空間遷移型半導体素子
の断面構造図である。 第６図は、ベース層にInP、エミッタ層にAlxGa1-xAsySb
1-y(y＝0.044x+0.52)を用いた本発明によるバイポーラ
・ヘテロ接合トランジスタの断面構造図である。 １１は、半絶縁性ＩｎＰ基板 １２は、アンドープInP層 １３は、５０Å〜100Åのアンドープ AlxGa1-xAsySb1-y(y＝0.044x+0.52)層 １４は、５００Å〜1000ÅのＳｉドープ（１×1018 1／c
m3）n+型AlxGa1-xAsySb1-y(y＝0.044x+0.52)層 １５は、Ａｌのゲート電極 １６、１７は、AuGeNiオーミック電極 ２１は、半絶縁性InP基板 ２２は、AlxGa1-xAsySb1-y(y＝0.044x+0.52)層 ２３は、InP層 ２４、２５は、オーミック電極 ３１は、n+型InP基板（ｎ＝２×1018 1／cm3） ３２は、0.5μｍ厚n-型InPコレクタ層（１×1016 1／c
m3） ３３は、500Å厚P+型InPベース層（１×1019 1／cm3） ３４は、0.2μｍ厚のｎ型AlxGa1-xAsySb1-y(y＝0.044x+
0.52)のエミッタ層（２×1017 1／cm3） ３５は、0.2μｍ厚のn+型InPキャップ層（１×1019 1／c
m3）
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/73 29/812
Claims (4)
- 【請求項１】ＩｎＰとＡｌｘＧａ1-xＡｓｙＳｂ1-y（ｙ
＝０．０４４ｘ＋０．５２）とのヘテロ接合を用いた半
導体デバイス。 - 【請求項２】半絶縁性ＩｎＰ基板上のアンドープＩｎＰ
層と、該ＩｎＰ層上のn+型ＡｌｘＧａ1-xＡｓｙＳｂ1-y
（ｙ＝０．０４４ｘ＋０．５２）層とを備え、前記n+型
ＡｌｘＧａ1-xＡｓｙＳｂ1-y層の離隔した２領域にソー
スおよびドレイン用のオーミック電極をそれぞれ設け，
これら電極間にゲート用ショットキ電極を設けた電界効
果トランジスタ。 - 【請求項３】半絶縁性ＩｎＰ基板上にＡｌｘＧａ1-xＡ
ｓｙＳｂ1-y（ｙ＝０．０４４ｘ＋０．５２）とＩｎＰ
との単一または多重の積層を有し，該積層の両側面にオ
ーミック電極を設けた半導体素子。 - 【請求項４】n+型ＩｎＰ基板上にn-型ＩｎＰコレクタ
層、p+型ＩｎＰベース層、該ベース層上にｎ型ＡｌｘＧ
ａ1-xＡｓｙＳｂ1-y（ｙ＝０．０４４ｘ＋０．５２）エ
ミッタ層を備えたことを特徴とするバイポーラヘテロ接
合トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59280891A JPH0654786B2 (ja) | 1984-12-27 | 1984-12-27 | ヘテロ接合半導体デバイス |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59280891A JPH0654786B2 (ja) | 1984-12-27 | 1984-12-27 | ヘテロ接合半導体デバイス |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61156773A JPS61156773A (ja) | 1986-07-16 |
| JPH0654786B2 true JPH0654786B2 (ja) | 1994-07-20 |
Family
ID=17631379
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59280891A Expired - Lifetime JPH0654786B2 (ja) | 1984-12-27 | 1984-12-27 | ヘテロ接合半導体デバイス |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0654786B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2703892B2 (ja) * | 1986-12-08 | 1998-01-26 | 日本電気株式会社 | 電界効果素子 |
| JP2680812B2 (ja) * | 1987-01-30 | 1997-11-19 | 日本電気株式会社 | 半導体装置 |
| JP2539268B2 (ja) * | 1989-07-12 | 1996-10-02 | 富士通株式会社 | 半導体装置 |
| JP3046098B2 (ja) * | 1991-07-03 | 2000-05-29 | 富士通株式会社 | ヘテロ接合半導体装置 |
| JPH09129865A (ja) * | 1995-11-06 | 1997-05-16 | Mitsubishi Electric Corp | 半導体装置 |
| JP4598224B2 (ja) * | 2000-03-30 | 2010-12-15 | シャープ株式会社 | ヘテロ接合バイポーラ型ガン効果四端子素子 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5953714B2 (ja) | 2011-11-24 | 2016-07-20 | セイコーエプソン株式会社 | 装置、頭部装着型表示装置、装置の制御方法および頭部装着型表示装置の制御方法 |
-
1984
- 1984-12-27 JP JP59280891A patent/JPH0654786B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5953714B2 (ja) | 2011-11-24 | 2016-07-20 | セイコーエプソン株式会社 | 装置、頭部装着型表示装置、装置の制御方法および頭部装着型表示装置の制御方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61156773A (ja) | 1986-07-16 |
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