JPH0354854B2 - - Google Patents
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- JPH0354854B2 JPH0354854B2 JP61099928A JP9992886A JPH0354854B2 JP H0354854 B2 JPH0354854 B2 JP H0354854B2 JP 61099928 A JP61099928 A JP 61099928A JP 9992886 A JP9992886 A JP 9992886A JP H0354854 B2 JPH0354854 B2 JP H0354854B2
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- H10D30/471—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT]
- H10D30/473—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having confinement of carriers by multiple heterojunctions, e.g. quantum well HEMT
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- Junction Field-Effect Transistors (AREA)
- Physical Deposition Of Substances That Are Components Of Semiconductor Devices (AREA)
Description
＜産業上の利用分野＞
この発明は、化合物半導体装置に関し、さらに
詳細にいえば、電界効果トランジスタ（以下、
FETと略称する）、高電子移動度トランジスタ
（以下、HEMTと略称する）等の化合物半導体装
置のうち、特に、集積回路（以下、ICと略称す
る）、大規模集積回路（以下、LSIと略称する）
の構成要素として好適な化合物半導体装置に関す
る。 ＜従来の技術＞ 化合物半導体デバイス、特に電子デバイスの製
法として、薄い一様な層の成長、成分元素組成比
の制御の容易さからエピタキシヤル成長方法が一
般的に利用されている。なかでも、最近特に注目
されている技術として、分子線エピタキシヤル成
長方法（以下、MBE成長法と略称する）が知ら
れている。例えばW.T.Tsangにより日経エレク
トロニクスNo.308163（1983）において、MBE成長
法並びに薄膜周期構造を利用したデバイスが詳細
に説明されている。 このMBE成長法に従えば、結晶成長速度を単
原子面レベルで制御することができ（J.P.vander
Ziel他、J.Appl.Phys.48（1977）P3018参照）さら
には、反射型電子線回折法を併用すれば１原子面
の組成をも正確に制御することができる（J.H.
Neave他、Appl.Phys.A31，１（1983）参照）。 このようなMBE成長法を用いることにより、
例えば、第１０図に示すようなHEMTを製造す
ることが可能となる。 尚、従来の化合物半導体を用いたマイクロ波素
子については、例えば特開昭59−4085号、および
特開昭58−147169号公報に記されている。 第１０図に示すHEMT構造は、半絶縁性GaAs
の基板１１を有し、その基板１１の上には、バツ
フア層として機能するGaAs層１２が形成され、
更にその上に、チヤンネル層をなすアンドープの
GaAs層１３が形成されている。そして、その
GaAs層１３上には、 ｎ−GaxAl1-xAsのような高い不純物濃度の電
子供給層１４が形成され、その中央には、高濃度
にｐ型不純物を含有し、大きな電子親和力を有す
る半導体よりなる層１５が設けられ、そして、そ
の層１５の上にはゲート電極１６が形成されてい
る。更に、層１５を挟む電子供給層１４の表面領
域１７は合金化され、その上にソース及びドレイ
ンの電極１８が形成されている。 このような半導体装置において、ゲート電極１
６に適当なバイアス電圧を印加すると、電子供給
層１４とチヤンネル層１３との界面におけるチヤ
ンネル層１３側に、二次元電子ガス１９が形成さ
れる。この結果、不純物イオンの少ないチヤンネ
ル層１３内の界面近傍数10Å厚のところを、多量
の電子が流れることになる。したがつて、電子移
動度を制限する１つの大きな要因である不純物イ
オン散乱が少なく、高電子移動度を実現すること
ができる。 ＜発明が解決しようとする問題点＞ しかしながら、このような化合物半導体装置に
おいては、二次元電子ガスにおける電子移動度の
印加電界強度依存性が極めて大きく、低電界の場
合には高移動度を実現できるが、高電界の場合に
はその移動度が著しく低下してしまう。このよう
な現象は、例えば、M.Inoue他J.J.A.P.22357
（1983）に記述されている。また、その１例を上
記したマイクロ波素子のようなGaAs／ｎ−Gax
Al1-xAs構造の場合について示すと、第１１図の
点線の如くなる。 このような高電界印加状態における半導体内で
の電子散乱機構としては、インターバレイ散乱、
インパクトイオナゼーシヨン、或はフオノン散乱
等が挙げられる。そのため、一般に超高周波トラ
ンジスタにおいてチヤンネル層として用いられる
半導体結晶は、以下の特性の向上が要求される。 インターバレイ散乱を起こりにくくするため
に、ｋ空間での谷間の間のエネルギー差ΔEが
大きいこと。 インパクトイオナイゼーシヨンを起こりにく
くするために、エネルギーギヤツプEgが大き
いこと。 キヤリア電子の運動エネルギーのフオノン散
乱による損失を小さくするために、有効質量
m*が小さいこと。 谷間間のエネルギー差ΔE、エネルギーギヤツ
プEg等のパラメータについては、GaAs結晶のエ
ネルギーバンド構造を例に挙げるならば、第７図
の如くである。 また、従来のFETやHEMTにおいて、チヤン
ネル層として用いられている化合物半導体とし
て、GaAsやInP，In0.53Ga0.47As等が挙げられる。
これらの化合物半導体の谷間間のエネルギー差
ΔE、エネルギーギヤツプEg、電子の有効質量
m*について、およその値を第１表に示す。尚、
後の説明の参考のために、InAsおよびInSbに関
しても併せて示した。但し、In0.53Ga0.47Asの谷
間間のエネルギー差については、現在のところ不
明である。
詳細にいえば、電界効果トランジスタ（以下、
FETと略称する）、高電子移動度トランジスタ
（以下、HEMTと略称する）等の化合物半導体装
置のうち、特に、集積回路（以下、ICと略称す
る）、大規模集積回路（以下、LSIと略称する）
の構成要素として好適な化合物半導体装置に関す
る。 ＜従来の技術＞ 化合物半導体デバイス、特に電子デバイスの製
法として、薄い一様な層の成長、成分元素組成比
の制御の容易さからエピタキシヤル成長方法が一
般的に利用されている。なかでも、最近特に注目
されている技術として、分子線エピタキシヤル成
長方法（以下、MBE成長法と略称する）が知ら
れている。例えばW.T.Tsangにより日経エレク
トロニクスNo.308163（1983）において、MBE成長
法並びに薄膜周期構造を利用したデバイスが詳細
に説明されている。 このMBE成長法に従えば、結晶成長速度を単
原子面レベルで制御することができ（J.P.vander
Ziel他、J.Appl.Phys.48（1977）P3018参照）さら
には、反射型電子線回折法を併用すれば１原子面
の組成をも正確に制御することができる（J.H.
Neave他、Appl.Phys.A31，１（1983）参照）。 このようなMBE成長法を用いることにより、
例えば、第１０図に示すようなHEMTを製造す
ることが可能となる。 尚、従来の化合物半導体を用いたマイクロ波素
子については、例えば特開昭59−4085号、および
特開昭58−147169号公報に記されている。 第１０図に示すHEMT構造は、半絶縁性GaAs
の基板１１を有し、その基板１１の上には、バツ
フア層として機能するGaAs層１２が形成され、
更にその上に、チヤンネル層をなすアンドープの
GaAs層１３が形成されている。そして、その
GaAs層１３上には、 ｎ−GaxAl1-xAsのような高い不純物濃度の電
子供給層１４が形成され、その中央には、高濃度
にｐ型不純物を含有し、大きな電子親和力を有す
る半導体よりなる層１５が設けられ、そして、そ
の層１５の上にはゲート電極１６が形成されてい
る。更に、層１５を挟む電子供給層１４の表面領
域１７は合金化され、その上にソース及びドレイ
ンの電極１８が形成されている。 このような半導体装置において、ゲート電極１
６に適当なバイアス電圧を印加すると、電子供給
層１４とチヤンネル層１３との界面におけるチヤ
ンネル層１３側に、二次元電子ガス１９が形成さ
れる。この結果、不純物イオンの少ないチヤンネ
ル層１３内の界面近傍数10Å厚のところを、多量
の電子が流れることになる。したがつて、電子移
動度を制限する１つの大きな要因である不純物イ
オン散乱が少なく、高電子移動度を実現すること
ができる。 ＜発明が解決しようとする問題点＞ しかしながら、このような化合物半導体装置に
おいては、二次元電子ガスにおける電子移動度の
印加電界強度依存性が極めて大きく、低電界の場
合には高移動度を実現できるが、高電界の場合に
はその移動度が著しく低下してしまう。このよう
な現象は、例えば、M.Inoue他J.J.A.P.22357
（1983）に記述されている。また、その１例を上
記したマイクロ波素子のようなGaAs／ｎ−Gax
Al1-xAs構造の場合について示すと、第１１図の
点線の如くなる。 このような高電界印加状態における半導体内で
の電子散乱機構としては、インターバレイ散乱、
インパクトイオナゼーシヨン、或はフオノン散乱
等が挙げられる。そのため、一般に超高周波トラ
ンジスタにおいてチヤンネル層として用いられる
半導体結晶は、以下の特性の向上が要求される。 インターバレイ散乱を起こりにくくするため
に、ｋ空間での谷間の間のエネルギー差ΔEが
大きいこと。 インパクトイオナイゼーシヨンを起こりにく
くするために、エネルギーギヤツプEgが大き
いこと。 キヤリア電子の運動エネルギーのフオノン散
乱による損失を小さくするために、有効質量
m*が小さいこと。 谷間間のエネルギー差ΔE、エネルギーギヤツ
プEg等のパラメータについては、GaAs結晶のエ
ネルギーバンド構造を例に挙げるならば、第７図
の如くである。 また、従来のFETやHEMTにおいて、チヤン
ネル層として用いられている化合物半導体とし
て、GaAsやInP，In0.53Ga0.47As等が挙げられる。
これらの化合物半導体の谷間間のエネルギー差
ΔE、エネルギーギヤツプEg、電子の有効質量
m*について、およその値を第１表に示す。尚、
後の説明の参考のために、InAsおよびInSbに関
しても併せて示した。但し、In0.53Ga0.47Asの谷
間間のエネルギー差については、現在のところ不
明である。
【表】
上記第１表から明らかなように、例えばチヤン
ネル層がGaAsの場合においては、エネルギーギ
ヤツプEgが大きいので高電界印加時のインパク
トイオナイゼーシヨンは起こりにくいが、谷間間
のエネルギー差ΔEが小さいために、インターバ
レイ散乱が生じ易いという問題がある。また、
GaAsの電子の有効質量m*が大きく、低電界印加
時での、フオノン散乱による電子の運動エネルギ
ーの損失が大きいために、電子の速度が小さいと
いう問題もある。また、チヤンネル層がInPの場
合においては、InPのEg，ΔE〓L′ΔE〓×が大きいた
めに、高電界印加時におけるインパクトイオナイ
ゼーシヨンやインターバレイ散乱が起こりにく
く、ゆえに電子の速度も大きいのであるが、InP
の電子の有効質量m*が大きいので、低電界印加
時での電子の速度が小さくなる。一方、チヤンネ
ル層がInAsまたはInSb化合物半導体の場合にお
いては、有効質量m*が小さいために、低電界印
加時における電子の速度は極めて高いものとなる
が、エネルギーギヤツプEgが小さいため、高電
界印加時においては、インパクトイオナイゼーシ
ヨンが起こり易くなつている（例えば、InAsで
は、約3.3kV／cmでインパクトイオナイゼーシヨ
ンが起こる）。また、チヤンネル層が In0.53Ga0.47As混晶化合物半導体装の場合にお
いては、大方において、InAs化合物半導体の場
合とGaAs化合物半導体の場合との中間的な特性
を示す。 以上のことは、化合物半導体中の電子のドリフ
ト速度の電界強度依存性に関する、一般的に理論
と実験とから得られる結果（第１２図）を見れば
明らかである。これらの結果は、 GaAsについては、Ruch.J.G.，Kino.G.S.；
Phys.Rev.，174，921（1969）、またはHouston.P.
A.他；Solid State Comm.，20，197（1977）、 InPについては、Nelsen.L.D.；Phys.Lett.
A38，221（1972）、またはBoers.P.M.；Electron.
Lett.7，625（1971）、 InAsについては、伊藤他；電子通信学会研究
報告ED83−77、（1983）、 InSbについては、Glicksman.M.他；Phys.
Rev.，129，1572（1963）、Neukermans.A.他；
Appl.Phys.Lett.，17，102（1970）、またはSmith.
J.他；Appl.Phys.Lett.，37，797（1980）、 InxGa1-xAsについては、伊藤他；電子通信学
会研究報告ED83−77、（1983） 等に記されている。 一般に、FETやHEMTの動作時においては、
数kV／cmの電界が印加されるため、低電界でイ
ンパクトイオナイゼーシヨンの起こるInAsや
InSb等をチヤンネル層としたトランジスタは、
従来のトランジスタ構造では極めて不利であり、
現在まで、これらをチヤンネル層とした良好な
FETは得られていない。即ち、低電界における
電子移動度が高いという有益性が利用できない。
また第１２図には示さなかつたが、 InxGa1-xAs（０＜ｘ＜1.0）混晶化合物半導体や
InAsyP1-y（０＜ｙ＜1.0）混晶化合物半導体にお
いては、ｘ，ｙの値によつて、電子移動度の電界
強度依存性が変化するが、低電界での電子移動度
はInAsよりも低く、高電界での電子移動度は
GaAsまたはInPよりも低い。 また、動作速度の大きい、良好な特性を有する
トランジスタを得るには、低電界および高電界に
おいて、電子移動度が高いことが必要となり、こ
の点において、高電界での電子移動度の低い
GaAsや、低電界での電子移動度の低いInPは、
チヤンネル層を形成する材料として最適なもので
はない。 また、従来より、いわゆる超格子構造というも
のが研究されており、例えば、L.Esaki，R.
Tsu；IBM J.RES.DEVELOP.（1970）P61に論
じられている。即ち、第８図に示すように、異な
る種類（例えば、GaAsとAlAs）の化合物半導体
薄膜層を、MBE成長法等の成長手段を用いて、
交互に周期的に積層させることにより、バルク結
晶で比較した場合に伝導帯の低い方の薄膜層側
（第８図のＡ層を意味し、以下井戸層という）に、
量子化された準位が形成される。第８図では、２
種類の順位１，２のみが形成されているが、準位
の数やそのエネルギーは、井戸層の厚みLW、バ
リヤ層（第８図のＢ層）の厚みLB、バルク結晶
としてのＡ層とＢ層との伝導帯の底の差等によつ
て、変化する。 さらに、これら量子化された単位における電子
の存在確率について、M.Jaros，K.B.Wong；J.
Phys.C：Solid State Phys.，17（1984）L765等
で論じられている。例えば、バリヤー層を Ga0.8Al0.27As、井戸層をGaAsとすると第９図
ａに示すように、GaAs層側に準位１，２のみを
閉じ込めることが可能であり、準位３以上の高い
エネルギー準位は Ga0.8Al0.2Asバリヤー層によるバリヤー高さ
EBを越えてしまう。このような状況における、
各準位での電子の存在確率は、第９図ｂに示すよ
うに、準位１，２では、GaAs層側で大きくなつ
ているが、準位３では、逆に Ga0.8Al0.2As層側で大きくなつている。この、
電子の存在確率の大小の度合いは、バリヤー層や
井戸層の厚み、ならびにバリヤー高さを変えるこ
とにより、変化させることができる。即ち、第９
図から明らかなように、バリヤーエネルギーより
大きなエネルギーを有する電子は、GaAs層より
も、Ga0.8Al0.2As層内で、存在確率が著しく大き
くなる。 しかしながら、このようなGaAsと GaxAl1-xAsとから成る薄膜周期構造において
は、GaxAl1-xAs層内における電子移動度が、低
電界・高電界の何れの状態においても、著しく小
さいために、高電界を印加することによつて、む
しろ電子移動度は、同じ電界強度で比較したとき
のGaAsの電子移動度よりも小さくなつてしま
う。 そこで、本発明者らは、種々検討した結果、例
えば、井戸層をInAsまたはInSb、バリヤー層を
InPまたはGaAsとすることによつて、第８図や
第９図と同様のエネルギー帯構造を形成できるこ
とを見出した。この内、井戸層をInAs、バリヤ
ー層をInPとした場合について述べると、InAs層
内に量子化された準位を形成できることを見出し
た。そして、第９図に示すように、エネルギーの
低い準位１，２のみがInAs層内に閉じ込められ
ており、エネルギーの高い準位３は、InPとInAs
との間のバリヤー高さEBよりも高くすることが
できる。この結果、InAs層内における実効的な
エネルギーギヤツプEgは、第８図に示す、伝導
帯内の量子化準位１と、価電子帯内の量子化準位
１との間のエネルギー差となるため、InAs結晶
本来のエネルギーギヤツプEgよりも大きくなる。
この結果、すでに述べたように、インパクトイオ
ナイゼーシヨンが起こりにくくなり、より大きな
高電界を印加できるようになる。或は、インパク
トイオナイゼーシヨンが起こるか、又はそれより
少し低い電界強度において、高エネルギーを有す
る電子の存在確率がInP層側で著しく大きくなる
ようにできる（第９図の準位３の状態参照）。 したがつて、InAs層内でのインパクトイオナ
イゼーシヨンを防止することができる。しかも、
高電界印加によつてInP層内に遷移した電子は、
InPの高電界印加時の電気特性に従うため、第１
２図に示すように、高電界印加時においても、電
子の速度は他の結晶に比べて高くなる。即ち、低
電界印加時には、電子がInAs層内に閉じ込めら
れているために、電子の速度はGaAsやInPバル
ク結晶に比べて大きくなり、高電界印加時には、
高エネルギーの電子はInP層内へ遷移するため、
電子の速度はInAs等に比べて大きくなる。 ＜発明の目的＞ この発明は上記の知見に基づいてなされたもの
であり、電界強度の高低に拘わらずチヤンネル層
の電子移動度を高く維持することができる化合物
半導体装置を提供することを目的としている。 ＜問題点を解決するための手段＞ 上記の目的を達成するための、この発明の化合
物半導体装置は、チヤンネル層である一方の化合
物半導体薄膜層を形成する化合物半導体の低電界
印加時の電子移動度が、バリヤー層である他方の
化合物半導体薄膜層を形成する化合物半導体の低
電界印加時の電子移動度よりも大きく、かつ、他
方の化合物半導体薄膜層を形成する化合物半導体
は、高電界印加時には、一方の化合物半導体薄膜
層を形成する化合物半導体よりも伝導電子による
価電子のインパクトイオナイゼーシヨンが発生し
にくいものであるように選ばれ、 上記一方の化合物半導体薄膜層での電子移動度
の低下が発生する程度の電界印加時またはそれよ
り大きな電界印加時に、低電界印加によつて加速
されてエネルギーが高くなつた伝導電子が上記一
方の化合物半導体薄膜層から上記他方の化合物半
導体薄膜層へ遷移することができるよう一方の化
合物半導体薄膜層のエネルギー順位が設定され、 上記エネルギー順位を実現するように一方の化
合物半導体薄膜層の膜厚が選択されているもので
ある。 また、上記一方の化合物半導体薄膜層がInAs
或はInSb化合物半導体で形成され、他方の化合
物半導体薄膜層がInP或はGaAs化合物半導体で
形成されているものであつてもよい。この場合に
おいて、上記一方の化合物半導体薄膜層がInAs
化合物半導体で形成され、上記他方の化合物半導
体薄膜層がInP化合物半導体で形成されている場
合には、上記一方の化合物半導体薄膜層の厚みは
約24Å〜約75Åであることが好ましい。また上記
一方の化合物半導体薄膜層がInAs化合物半導体
で形成され、他方の化合物半導体薄膜層がGaAs
化合物半導体で形成されているときには、上記一
方の化合物半導体薄膜層の厚みは約24Å〜約60Å
であることが好ましい。 さらに、上記一方の化合物半導体薄膜層がInx
Ga1-xAs（０＜ｘ＜1.0）混晶化合物半導体で形成
され、他方の化合物半導体薄膜層がInPで形成さ
れているものであつてもよい。この場合に、上記
一方の化合物半導体薄膜層の厚みは約68Å以上で
あることが好ましい。 また、一方の化合物半導体薄膜層がInAs或は
InSb化合物半導体で形成され、他方の化合物半
導体薄膜層がInAsyP1-y（０＜ｙ＜1.0）混晶化合
物半導体で形成されているものであつてもよい。 さらにまた、一方の化合物半導体薄膜層が
InAsyP1-y（0.5＜ｙ＜1.0）混晶化合物半導体で形
成され、他方の化合物半導体薄膜層がInAsyP1-y
（０＜ｙ＜0.5）混晶化合物半導体で形成されてい
るものであつてもよい。 但し、上記いずれの場合においても他方の化合
物半導体薄膜層のみにｎ型不純物をドーピングし
たものであつてもよい。 ＜作用＞ 上記の構成の化合物半導体装置によれば、一方
の化合物半導体薄膜層と他方の化合物半導体薄膜
層との周期的積層構造によりチヤンネル層を形成
しているので、一方の化合物半導体薄膜層内にお
いて、インパクトイオナイゼーシヨンを起こりに
くくすることができる程度に大きい実効的なエネ
ルギーギヤツプを得ることができる。また、他方
の化合物半導体薄膜層を形成する化合物半導体
は、高電界印加時には、一方の化合物半導体薄膜
層を形成する化合物半導体よりも伝導電子による
価電子のインパクトイオナイゼーシヨンが発生し
にくいものであるように選ばれているので、エネ
ルギーギヤツプが大きい上記他方の化合物半導体
薄膜層内においてはインパクトイオナイゼーシヨ
ンを全く生じさせることなく、比較的高エネルギ
ーの電子の存在確率を大きくすることができる。 したがつて、低電界印加時には、伝導電子は、
上記一方の化合物半導体薄膜層に実質的に閉じ込
められて、当該一方の化合物半導体薄膜層内を優
先的に流れ、高電界印加時には、伝導電子は、上
記他方の化合物半導体薄膜層に実質的に閉じ込め
られて、当該他方の化合物半導体薄膜層を優先的
に流れる。これにより、印加電界強度の高低にか
かわらず、化合物半導体装置として大きな電子移
動度を得ることができる。 しかも、高電界印加時における高エネルギー伝
導電子の上記一方の化合物半導体薄膜層から上記
他方の化合物半導体薄膜層への遷移は、上記一方
の化合物半導体薄膜層において、伝導電子による
伝導帯でのインパクトイオナイゼーシヨンが発生
する以前に行われる。これにより、インパクトイ
オナイゼーシヨンを効果的に抑制して、伝導電子
の速度を大きくし、高電界印加時に大きな電子移
動度を得ることができる。 ＜実施例＞ 以下、実施例を示す添付図面によつて詳細に説
明する。 第１図はこの発明の化合物半導体装置としての
FETの一実施例を示す概略断面図である。 第１図に示すFETは、半絶縁性InP基板１の上
に、InAsとInPをそれぞれ約69Å、約100Åづつ
交互ににそれぞれ６層づつ積層させた結晶構造を
有する化合物半導体結晶多層薄膜層２がFETの
チヤンネル層として形成されている。 上記多層薄膜層２の全体の膜厚は約0.1μｍであ
る。尚、上記多層薄膜層２は、半絶縁性InP基板
１の上にMBE成長法を用いて形成した。 さらに、多層薄膜層２の表面には、AuGeNiオ
ーミツク接合電極３を蒸着し、ソース電極とドレ
イン電極を形成した。また、Alシヨツトキー接
合電極４を絶縁膜６上に蒸着し、ゲート電極を形
成した。 上記AuGeNiオーミツク電極３を形成する際の
蒸着、ならびに合金処理によつて、Au原子が化
合物半導体結晶多層薄膜層２に拡散していく。こ
れによつて、化合物半導体結晶多層薄膜層２内の
積層構造の周期性が乱れ、この領域５における結
晶構造は、従来のInAsyP1-y混晶結晶と同一にな
つてしまう。この結果、この領域５でのエネルギ
ーバンド構造も、従来のInAsyP1-y混晶結晶と同
一になり、オーミツク接合を形成することに何ら
弊害は生じなかつた。このような拡散によつて化
合物半導体薄膜層の積層構造の周期性が破壊され
るという類似の現象は、既に、N.Holonyak他、
A.P.L.39（1981）102等で発表されている。 第１図に示すソース電極３、ドレイン電極３、
ゲート電極４等については、従来のFET構造作
製時に行なわれている従来技術を用いることによ
り、FETとしての機能を有することも確認でき
た。 第２図には、第１図の多層薄膜層２の電子速度
について、電界強度依存性を調べた結果を示す。
第１２図との比較から明らかなように、低電界印
加時には、InAsと同程度の電子速度を有してお
り、しかも、低電界印加時においても、インパク
トイオナイゼーシヨンが起こらず、電子の速度も
InPと同程度である。即ち、第１図のような多層
薄膜構造にすることにより、電子移動度の電界強
度依存性は著しく改善されている。同様の効果
は、InAs薄膜層の層厚を約24Åから約75Åに変
化させた場合においても観察された。この点につ
いては、InP層の厚みを約100Åとしておいて、
InAs層の厚みを約21Å，24Å，45Å，75Å，78
Åとして電子速度の電界依存性を測定した結果
（第３図において、それぞれｅ，ｃ，ｂ，ａ，ｄ
として示されている）に基いて確認された。即
ち、InAs層の厚みが約21Åの場合には、低電界
印加時における電子速度が小さくなつており、逆
に、InAs層の厚みが約78Åの場合には、電界が
ある程度高くなるまでの間は電子速度が高くなる
のであるが、電界がそれ以上に高くなると試料が
破壊されてしまつたのであるから、InAs層の厚
みを約24Åから約75Åの範囲内に設定することに
より、電子移動度の電界依存性を改善することが
できることが分る。尚、上記した試料の破壊が発
生する原因は、InAs層が厚すぎると、高電界を
印加しても、電子がInP層内を優先的に流れる状
態が生成されず、この結果、InAs層内のみに大
電流が流れるからであると思われる。 また、上記の実施例においては、井戸層が
InAs、バリヤー層がInPで構成されているが、井
戸層をInAs、バリヤー層をGaAsにしても、同様
の効果が得られた。 但し、この場合においては、高電界での電子移
動度は、第２図、および第３図に示す電子移動度
よりも低くなり、GaAsバルク結晶とほぼ同程度
になつた。尚、この特性は、InAs層厚を約24Å
から約60Åの範囲内で変化させた場合においての
み観察された。 第４図は井戸層をInAs、バリヤー層をGaAsに
した場合における電子速度の電界依存性を測定し
た結果を示す図であり、GaAs層の厚みを約50Å
としておいて、InAs層の厚みを約21Å，24Å，
60Å，72Åとして電子速度の電界依存性を測定し
た結果（第４図において、それぞれｃ，ｂ，ａ，
ｄとして示されている）に基いて上記の効果が確
認された。即ち、InAs層の厚みが約21Åの場合
には、低電界印加時における電子速度が小さくな
つているのであるから、InAs層の厚みを約24Å
より大きくすることが必要である。 また、InAs層の厚みが約72Åの場合には試料
の表面状態が余り良好でなく、多数の欠陥が発生
したが、InAs層の厚みが約21Å，24Å，60Åの
場合には試料の表面が鏡面であつた。 したがつて、InAs層の厚みを約24Åから約60
Åの範囲内に設定することにより、電子移動度の
電界依存性を改善することができることが分る。 さらに、第１図に示すFETの多層薄膜層２の
うち、井戸層をIn0.53Ga0.47As、バリヤー層をInP
で構成した場合には、各々の井戸層が約68Å以上
の厚みで形成されている場合に、高電界印加時に
おける電子移動度が、ほぼInPの電子移動度と同
程度になつた。 第５図は井戸層をIn0.53Ga0.47As、バリヤー層
をInPにした場合における電子速度の電界依存性
を測定した結果を示す図であり、InP層の厚みを
約100Åとしておいて、In0.53Ga0.47As層の厚みを
約65Å，68Å，100Å，200Åとして電子速度の電
界依存性を測定した結果（第４図において、それ
ぞれｄ，ｃ，ｂ，ａとして示されている）に基い
て確認された。即ち、In0.53Ga0.47As層の厚みが
約64Åの場合には、低電界印加時における電子速
度が小さくなつているのであるから、In0.53Ga0.47
As層の厚みを約68Åより大きくすることが必要
である。 さらに、第２図と同様の効果は、井戸層を
InSbとした場合にも見られた。但し、この場合
には、バリヤー層は、GaAs或はInPで形成した。
この場合には、低電界印加時における電子移動度
が、InSbの電子移動度とほぼ等しくなり、高電
界印加時における電子移動度が、GaAs或はInP
の電子移動度とほぼ等しくなる。また、この場合
にも、InSb層内でのインパクトイオナイゼーシ
ヨンを防止することができた。 他の構造として、井戸層をInAs或はInSbとし、
バリヤー層をInAsyP1-y（０＜ｙ＜1.0）とするこ
ともできる。また、井戸層をInAsyP1-y（0.5＜ｙ
＜1.0）として、バリヤー層をInAsyP1-y（０＜ｙ
＜0.5）とすることもできる。 さらに、以上の全ての組み合わせにおいて、バ
リヤー層のみにｎ型不純物（Si，Sn，Te等）を
ドーピングすることにより、本発明の効果を損な
うことなく、低電界印加時における電子移動度を
1.2〜1.5倍に増大させることができた。 第６図は井戸層を厚みが約75ÅのInAs、バリ
ヤー層を厚みが約100ÅのInPにした場合におけ
る電子速度の電界依存性を測定した結果を示す図
であり、第６図のａはInP側のみにSiをドーピン
グした場合を、ｂはInAs、およびInP共にノンド
ープの場合をそれぞれ示しているのであるから、
上記の効果を確認することができる。 また、以上の実施例から明らかなように、チヤ
ンネル層全体としての厚みをサブミクロンオーダ
ーにすることができるのであるから、IC，LSI等
の構成要素としての化合物半導体装置に適用する
ことにより、IC，LSI全体としての動作速度を印
加電界条件の変化に拘わらず高速化することが可
能となる。 尚、以上の実施例の説明は、全てFETについ
て行なわれているが、HEMT等の他の化合物半
導体装置についても同様な特性を得ることができ
るであろうことは、当業者であれば、本発明に基
いて容易に想到することができる。 ＜発明の効果＞ 以上のように本発明の化合物半導体装置によれ
ば、チヤンネル層である一方の化合物半導体薄膜
層を形成する化合物半導体の低電界印加時の電子
移動度が、バリヤー層である他方の化合物半導体
薄膜層を形成する化合物半導体の低電界印加時の
電子移動度よりも大きく、かつ、他方の化合物半
導体薄膜層を形成する化合物半導体は、高電界印
加時には、一方の化合物半導体薄膜層を形成する
化合物半導体よりも伝導電子による価電子のイン
パクトイオナイゼーシヨンが発生しにくいもので
あるように選ばれており、そして、高電界印加時
には、上記一方の化合物半導体薄膜層でインパク
トイオナイゼーシヨンが生じる以前に、高エネル
ギーの伝導電子が上記他方の半導体薄膜層に遷移
する。これにより、インパクトイオナイゼーシヨ
ンを効果的に抑制することができ、電界強度の高
低によらずに電子移動度を高い値に維持すること
ができる。
ネル層がGaAsの場合においては、エネルギーギ
ヤツプEgが大きいので高電界印加時のインパク
トイオナイゼーシヨンは起こりにくいが、谷間間
のエネルギー差ΔEが小さいために、インターバ
レイ散乱が生じ易いという問題がある。また、
GaAsの電子の有効質量m*が大きく、低電界印加
時での、フオノン散乱による電子の運動エネルギ
ーの損失が大きいために、電子の速度が小さいと
いう問題もある。また、チヤンネル層がInPの場
合においては、InPのEg，ΔE〓L′ΔE〓×が大きいた
めに、高電界印加時におけるインパクトイオナイ
ゼーシヨンやインターバレイ散乱が起こりにく
く、ゆえに電子の速度も大きいのであるが、InP
の電子の有効質量m*が大きいので、低電界印加
時での電子の速度が小さくなる。一方、チヤンネ
ル層がInAsまたはInSb化合物半導体の場合にお
いては、有効質量m*が小さいために、低電界印
加時における電子の速度は極めて高いものとなる
が、エネルギーギヤツプEgが小さいため、高電
界印加時においては、インパクトイオナイゼーシ
ヨンが起こり易くなつている（例えば、InAsで
は、約3.3kV／cmでインパクトイオナイゼーシヨ
ンが起こる）。また、チヤンネル層が In0.53Ga0.47As混晶化合物半導体装の場合にお
いては、大方において、InAs化合物半導体の場
合とGaAs化合物半導体の場合との中間的な特性
を示す。 以上のことは、化合物半導体中の電子のドリフ
ト速度の電界強度依存性に関する、一般的に理論
と実験とから得られる結果（第１２図）を見れば
明らかである。これらの結果は、 GaAsについては、Ruch.J.G.，Kino.G.S.；
Phys.Rev.，174，921（1969）、またはHouston.P.
A.他；Solid State Comm.，20，197（1977）、 InPについては、Nelsen.L.D.；Phys.Lett.
A38，221（1972）、またはBoers.P.M.；Electron.
Lett.7，625（1971）、 InAsについては、伊藤他；電子通信学会研究
報告ED83−77、（1983）、 InSbについては、Glicksman.M.他；Phys.
Rev.，129，1572（1963）、Neukermans.A.他；
Appl.Phys.Lett.，17，102（1970）、またはSmith.
J.他；Appl.Phys.Lett.，37，797（1980）、 InxGa1-xAsについては、伊藤他；電子通信学
会研究報告ED83−77、（1983） 等に記されている。 一般に、FETやHEMTの動作時においては、
数kV／cmの電界が印加されるため、低電界でイ
ンパクトイオナイゼーシヨンの起こるInAsや
InSb等をチヤンネル層としたトランジスタは、
従来のトランジスタ構造では極めて不利であり、
現在まで、これらをチヤンネル層とした良好な
FETは得られていない。即ち、低電界における
電子移動度が高いという有益性が利用できない。
また第１２図には示さなかつたが、 InxGa1-xAs（０＜ｘ＜1.0）混晶化合物半導体や
InAsyP1-y（０＜ｙ＜1.0）混晶化合物半導体にお
いては、ｘ，ｙの値によつて、電子移動度の電界
強度依存性が変化するが、低電界での電子移動度
はInAsよりも低く、高電界での電子移動度は
GaAsまたはInPよりも低い。 また、動作速度の大きい、良好な特性を有する
トランジスタを得るには、低電界および高電界に
おいて、電子移動度が高いことが必要となり、こ
の点において、高電界での電子移動度の低い
GaAsや、低電界での電子移動度の低いInPは、
チヤンネル層を形成する材料として最適なもので
はない。 また、従来より、いわゆる超格子構造というも
のが研究されており、例えば、L.Esaki，R.
Tsu；IBM J.RES.DEVELOP.（1970）P61に論
じられている。即ち、第８図に示すように、異な
る種類（例えば、GaAsとAlAs）の化合物半導体
薄膜層を、MBE成長法等の成長手段を用いて、
交互に周期的に積層させることにより、バルク結
晶で比較した場合に伝導帯の低い方の薄膜層側
（第８図のＡ層を意味し、以下井戸層という）に、
量子化された準位が形成される。第８図では、２
種類の順位１，２のみが形成されているが、準位
の数やそのエネルギーは、井戸層の厚みLW、バ
リヤ層（第８図のＢ層）の厚みLB、バルク結晶
としてのＡ層とＢ層との伝導帯の底の差等によつ
て、変化する。 さらに、これら量子化された単位における電子
の存在確率について、M.Jaros，K.B.Wong；J.
Phys.C：Solid State Phys.，17（1984）L765等
で論じられている。例えば、バリヤー層を Ga0.8Al0.27As、井戸層をGaAsとすると第９図
ａに示すように、GaAs層側に準位１，２のみを
閉じ込めることが可能であり、準位３以上の高い
エネルギー準位は Ga0.8Al0.2Asバリヤー層によるバリヤー高さ
EBを越えてしまう。このような状況における、
各準位での電子の存在確率は、第９図ｂに示すよ
うに、準位１，２では、GaAs層側で大きくなつ
ているが、準位３では、逆に Ga0.8Al0.2As層側で大きくなつている。この、
電子の存在確率の大小の度合いは、バリヤー層や
井戸層の厚み、ならびにバリヤー高さを変えるこ
とにより、変化させることができる。即ち、第９
図から明らかなように、バリヤーエネルギーより
大きなエネルギーを有する電子は、GaAs層より
も、Ga0.8Al0.2As層内で、存在確率が著しく大き
くなる。 しかしながら、このようなGaAsと GaxAl1-xAsとから成る薄膜周期構造において
は、GaxAl1-xAs層内における電子移動度が、低
電界・高電界の何れの状態においても、著しく小
さいために、高電界を印加することによつて、む
しろ電子移動度は、同じ電界強度で比較したとき
のGaAsの電子移動度よりも小さくなつてしま
う。 そこで、本発明者らは、種々検討した結果、例
えば、井戸層をInAsまたはInSb、バリヤー層を
InPまたはGaAsとすることによつて、第８図や
第９図と同様のエネルギー帯構造を形成できるこ
とを見出した。この内、井戸層をInAs、バリヤ
ー層をInPとした場合について述べると、InAs層
内に量子化された準位を形成できることを見出し
た。そして、第９図に示すように、エネルギーの
低い準位１，２のみがInAs層内に閉じ込められ
ており、エネルギーの高い準位３は、InPとInAs
との間のバリヤー高さEBよりも高くすることが
できる。この結果、InAs層内における実効的な
エネルギーギヤツプEgは、第８図に示す、伝導
帯内の量子化準位１と、価電子帯内の量子化準位
１との間のエネルギー差となるため、InAs結晶
本来のエネルギーギヤツプEgよりも大きくなる。
この結果、すでに述べたように、インパクトイオ
ナイゼーシヨンが起こりにくくなり、より大きな
高電界を印加できるようになる。或は、インパク
トイオナイゼーシヨンが起こるか、又はそれより
少し低い電界強度において、高エネルギーを有す
る電子の存在確率がInP層側で著しく大きくなる
ようにできる（第９図の準位３の状態参照）。 したがつて、InAs層内でのインパクトイオナ
イゼーシヨンを防止することができる。しかも、
高電界印加によつてInP層内に遷移した電子は、
InPの高電界印加時の電気特性に従うため、第１
２図に示すように、高電界印加時においても、電
子の速度は他の結晶に比べて高くなる。即ち、低
電界印加時には、電子がInAs層内に閉じ込めら
れているために、電子の速度はGaAsやInPバル
ク結晶に比べて大きくなり、高電界印加時には、
高エネルギーの電子はInP層内へ遷移するため、
電子の速度はInAs等に比べて大きくなる。 ＜発明の目的＞ この発明は上記の知見に基づいてなされたもの
であり、電界強度の高低に拘わらずチヤンネル層
の電子移動度を高く維持することができる化合物
半導体装置を提供することを目的としている。 ＜問題点を解決するための手段＞ 上記の目的を達成するための、この発明の化合
物半導体装置は、チヤンネル層である一方の化合
物半導体薄膜層を形成する化合物半導体の低電界
印加時の電子移動度が、バリヤー層である他方の
化合物半導体薄膜層を形成する化合物半導体の低
電界印加時の電子移動度よりも大きく、かつ、他
方の化合物半導体薄膜層を形成する化合物半導体
は、高電界印加時には、一方の化合物半導体薄膜
層を形成する化合物半導体よりも伝導電子による
価電子のインパクトイオナイゼーシヨンが発生し
にくいものであるように選ばれ、 上記一方の化合物半導体薄膜層での電子移動度
の低下が発生する程度の電界印加時またはそれよ
り大きな電界印加時に、低電界印加によつて加速
されてエネルギーが高くなつた伝導電子が上記一
方の化合物半導体薄膜層から上記他方の化合物半
導体薄膜層へ遷移することができるよう一方の化
合物半導体薄膜層のエネルギー順位が設定され、 上記エネルギー順位を実現するように一方の化
合物半導体薄膜層の膜厚が選択されているもので
ある。 また、上記一方の化合物半導体薄膜層がInAs
或はInSb化合物半導体で形成され、他方の化合
物半導体薄膜層がInP或はGaAs化合物半導体で
形成されているものであつてもよい。この場合に
おいて、上記一方の化合物半導体薄膜層がInAs
化合物半導体で形成され、上記他方の化合物半導
体薄膜層がInP化合物半導体で形成されている場
合には、上記一方の化合物半導体薄膜層の厚みは
約24Å〜約75Åであることが好ましい。また上記
一方の化合物半導体薄膜層がInAs化合物半導体
で形成され、他方の化合物半導体薄膜層がGaAs
化合物半導体で形成されているときには、上記一
方の化合物半導体薄膜層の厚みは約24Å〜約60Å
であることが好ましい。 さらに、上記一方の化合物半導体薄膜層がInx
Ga1-xAs（０＜ｘ＜1.0）混晶化合物半導体で形成
され、他方の化合物半導体薄膜層がInPで形成さ
れているものであつてもよい。この場合に、上記
一方の化合物半導体薄膜層の厚みは約68Å以上で
あることが好ましい。 また、一方の化合物半導体薄膜層がInAs或は
InSb化合物半導体で形成され、他方の化合物半
導体薄膜層がInAsyP1-y（０＜ｙ＜1.0）混晶化合
物半導体で形成されているものであつてもよい。 さらにまた、一方の化合物半導体薄膜層が
InAsyP1-y（0.5＜ｙ＜1.0）混晶化合物半導体で形
成され、他方の化合物半導体薄膜層がInAsyP1-y
（０＜ｙ＜0.5）混晶化合物半導体で形成されてい
るものであつてもよい。 但し、上記いずれの場合においても他方の化合
物半導体薄膜層のみにｎ型不純物をドーピングし
たものであつてもよい。 ＜作用＞ 上記の構成の化合物半導体装置によれば、一方
の化合物半導体薄膜層と他方の化合物半導体薄膜
層との周期的積層構造によりチヤンネル層を形成
しているので、一方の化合物半導体薄膜層内にお
いて、インパクトイオナイゼーシヨンを起こりに
くくすることができる程度に大きい実効的なエネ
ルギーギヤツプを得ることができる。また、他方
の化合物半導体薄膜層を形成する化合物半導体
は、高電界印加時には、一方の化合物半導体薄膜
層を形成する化合物半導体よりも伝導電子による
価電子のインパクトイオナイゼーシヨンが発生し
にくいものであるように選ばれているので、エネ
ルギーギヤツプが大きい上記他方の化合物半導体
薄膜層内においてはインパクトイオナイゼーシヨ
ンを全く生じさせることなく、比較的高エネルギ
ーの電子の存在確率を大きくすることができる。 したがつて、低電界印加時には、伝導電子は、
上記一方の化合物半導体薄膜層に実質的に閉じ込
められて、当該一方の化合物半導体薄膜層内を優
先的に流れ、高電界印加時には、伝導電子は、上
記他方の化合物半導体薄膜層に実質的に閉じ込め
られて、当該他方の化合物半導体薄膜層を優先的
に流れる。これにより、印加電界強度の高低にか
かわらず、化合物半導体装置として大きな電子移
動度を得ることができる。 しかも、高電界印加時における高エネルギー伝
導電子の上記一方の化合物半導体薄膜層から上記
他方の化合物半導体薄膜層への遷移は、上記一方
の化合物半導体薄膜層において、伝導電子による
伝導帯でのインパクトイオナイゼーシヨンが発生
する以前に行われる。これにより、インパクトイ
オナイゼーシヨンを効果的に抑制して、伝導電子
の速度を大きくし、高電界印加時に大きな電子移
動度を得ることができる。 ＜実施例＞ 以下、実施例を示す添付図面によつて詳細に説
明する。 第１図はこの発明の化合物半導体装置としての
FETの一実施例を示す概略断面図である。 第１図に示すFETは、半絶縁性InP基板１の上
に、InAsとInPをそれぞれ約69Å、約100Åづつ
交互ににそれぞれ６層づつ積層させた結晶構造を
有する化合物半導体結晶多層薄膜層２がFETの
チヤンネル層として形成されている。 上記多層薄膜層２の全体の膜厚は約0.1μｍであ
る。尚、上記多層薄膜層２は、半絶縁性InP基板
１の上にMBE成長法を用いて形成した。 さらに、多層薄膜層２の表面には、AuGeNiオ
ーミツク接合電極３を蒸着し、ソース電極とドレ
イン電極を形成した。また、Alシヨツトキー接
合電極４を絶縁膜６上に蒸着し、ゲート電極を形
成した。 上記AuGeNiオーミツク電極３を形成する際の
蒸着、ならびに合金処理によつて、Au原子が化
合物半導体結晶多層薄膜層２に拡散していく。こ
れによつて、化合物半導体結晶多層薄膜層２内の
積層構造の周期性が乱れ、この領域５における結
晶構造は、従来のInAsyP1-y混晶結晶と同一にな
つてしまう。この結果、この領域５でのエネルギ
ーバンド構造も、従来のInAsyP1-y混晶結晶と同
一になり、オーミツク接合を形成することに何ら
弊害は生じなかつた。このような拡散によつて化
合物半導体薄膜層の積層構造の周期性が破壊され
るという類似の現象は、既に、N.Holonyak他、
A.P.L.39（1981）102等で発表されている。 第１図に示すソース電極３、ドレイン電極３、
ゲート電極４等については、従来のFET構造作
製時に行なわれている従来技術を用いることによ
り、FETとしての機能を有することも確認でき
た。 第２図には、第１図の多層薄膜層２の電子速度
について、電界強度依存性を調べた結果を示す。
第１２図との比較から明らかなように、低電界印
加時には、InAsと同程度の電子速度を有してお
り、しかも、低電界印加時においても、インパク
トイオナイゼーシヨンが起こらず、電子の速度も
InPと同程度である。即ち、第１図のような多層
薄膜構造にすることにより、電子移動度の電界強
度依存性は著しく改善されている。同様の効果
は、InAs薄膜層の層厚を約24Åから約75Åに変
化させた場合においても観察された。この点につ
いては、InP層の厚みを約100Åとしておいて、
InAs層の厚みを約21Å，24Å，45Å，75Å，78
Åとして電子速度の電界依存性を測定した結果
（第３図において、それぞれｅ，ｃ，ｂ，ａ，ｄ
として示されている）に基いて確認された。即
ち、InAs層の厚みが約21Åの場合には、低電界
印加時における電子速度が小さくなつており、逆
に、InAs層の厚みが約78Åの場合には、電界が
ある程度高くなるまでの間は電子速度が高くなる
のであるが、電界がそれ以上に高くなると試料が
破壊されてしまつたのであるから、InAs層の厚
みを約24Åから約75Åの範囲内に設定することに
より、電子移動度の電界依存性を改善することが
できることが分る。尚、上記した試料の破壊が発
生する原因は、InAs層が厚すぎると、高電界を
印加しても、電子がInP層内を優先的に流れる状
態が生成されず、この結果、InAs層内のみに大
電流が流れるからであると思われる。 また、上記の実施例においては、井戸層が
InAs、バリヤー層がInPで構成されているが、井
戸層をInAs、バリヤー層をGaAsにしても、同様
の効果が得られた。 但し、この場合においては、高電界での電子移
動度は、第２図、および第３図に示す電子移動度
よりも低くなり、GaAsバルク結晶とほぼ同程度
になつた。尚、この特性は、InAs層厚を約24Å
から約60Åの範囲内で変化させた場合においての
み観察された。 第４図は井戸層をInAs、バリヤー層をGaAsに
した場合における電子速度の電界依存性を測定し
た結果を示す図であり、GaAs層の厚みを約50Å
としておいて、InAs層の厚みを約21Å，24Å，
60Å，72Åとして電子速度の電界依存性を測定し
た結果（第４図において、それぞれｃ，ｂ，ａ，
ｄとして示されている）に基いて上記の効果が確
認された。即ち、InAs層の厚みが約21Åの場合
には、低電界印加時における電子速度が小さくな
つているのであるから、InAs層の厚みを約24Å
より大きくすることが必要である。 また、InAs層の厚みが約72Åの場合には試料
の表面状態が余り良好でなく、多数の欠陥が発生
したが、InAs層の厚みが約21Å，24Å，60Åの
場合には試料の表面が鏡面であつた。 したがつて、InAs層の厚みを約24Åから約60
Åの範囲内に設定することにより、電子移動度の
電界依存性を改善することができることが分る。 さらに、第１図に示すFETの多層薄膜層２の
うち、井戸層をIn0.53Ga0.47As、バリヤー層をInP
で構成した場合には、各々の井戸層が約68Å以上
の厚みで形成されている場合に、高電界印加時に
おける電子移動度が、ほぼInPの電子移動度と同
程度になつた。 第５図は井戸層をIn0.53Ga0.47As、バリヤー層
をInPにした場合における電子速度の電界依存性
を測定した結果を示す図であり、InP層の厚みを
約100Åとしておいて、In0.53Ga0.47As層の厚みを
約65Å，68Å，100Å，200Åとして電子速度の電
界依存性を測定した結果（第４図において、それ
ぞれｄ，ｃ，ｂ，ａとして示されている）に基い
て確認された。即ち、In0.53Ga0.47As層の厚みが
約64Åの場合には、低電界印加時における電子速
度が小さくなつているのであるから、In0.53Ga0.47
As層の厚みを約68Åより大きくすることが必要
である。 さらに、第２図と同様の効果は、井戸層を
InSbとした場合にも見られた。但し、この場合
には、バリヤー層は、GaAs或はInPで形成した。
この場合には、低電界印加時における電子移動度
が、InSbの電子移動度とほぼ等しくなり、高電
界印加時における電子移動度が、GaAs或はInP
の電子移動度とほぼ等しくなる。また、この場合
にも、InSb層内でのインパクトイオナイゼーシ
ヨンを防止することができた。 他の構造として、井戸層をInAs或はInSbとし、
バリヤー層をInAsyP1-y（０＜ｙ＜1.0）とするこ
ともできる。また、井戸層をInAsyP1-y（0.5＜ｙ
＜1.0）として、バリヤー層をInAsyP1-y（０＜ｙ
＜0.5）とすることもできる。 さらに、以上の全ての組み合わせにおいて、バ
リヤー層のみにｎ型不純物（Si，Sn，Te等）を
ドーピングすることにより、本発明の効果を損な
うことなく、低電界印加時における電子移動度を
1.2〜1.5倍に増大させることができた。 第６図は井戸層を厚みが約75ÅのInAs、バリ
ヤー層を厚みが約100ÅのInPにした場合におけ
る電子速度の電界依存性を測定した結果を示す図
であり、第６図のａはInP側のみにSiをドーピン
グした場合を、ｂはInAs、およびInP共にノンド
ープの場合をそれぞれ示しているのであるから、
上記の効果を確認することができる。 また、以上の実施例から明らかなように、チヤ
ンネル層全体としての厚みをサブミクロンオーダ
ーにすることができるのであるから、IC，LSI等
の構成要素としての化合物半導体装置に適用する
ことにより、IC，LSI全体としての動作速度を印
加電界条件の変化に拘わらず高速化することが可
能となる。 尚、以上の実施例の説明は、全てFETについ
て行なわれているが、HEMT等の他の化合物半
導体装置についても同様な特性を得ることができ
るであろうことは、当業者であれば、本発明に基
いて容易に想到することができる。 ＜発明の効果＞ 以上のように本発明の化合物半導体装置によれ
ば、チヤンネル層である一方の化合物半導体薄膜
層を形成する化合物半導体の低電界印加時の電子
移動度が、バリヤー層である他方の化合物半導体
薄膜層を形成する化合物半導体の低電界印加時の
電子移動度よりも大きく、かつ、他方の化合物半
導体薄膜層を形成する化合物半導体は、高電界印
加時には、一方の化合物半導体薄膜層を形成する
化合物半導体よりも伝導電子による価電子のイン
パクトイオナイゼーシヨンが発生しにくいもので
あるように選ばれており、そして、高電界印加時
には、上記一方の化合物半導体薄膜層でインパク
トイオナイゼーシヨンが生じる以前に、高エネル
ギーの伝導電子が上記他方の半導体薄膜層に遷移
する。これにより、インパクトイオナイゼーシヨ
ンを効果的に抑制することができ、電界強度の高
低によらずに電子移動度を高い値に維持すること
ができる。
第１図は、この発明の化合物半導体装置として
のFETの一実施例を示す概略断面図、第２図は、
第１図に示すFETにおける電子速度の印加電界
強度依存性の測定結果を示す図、第３図はバリヤ
ー層をInPとし、井戸層をInAsとし、井戸層の厚
みを変化させた場合における電子速度の印加電界
強度依存性の測定結果を示す図、第４図はバリヤ
ー層をGaAsとし、井戸層をInAsとし、井戸層の
厚みを変化させた場合における電子速度の印加電
界強度依存性の測定結果を示す図、第５図はバリ
ヤー層をInPとし、井戸層をIn0.53Ga0.47Asとし、
井戸層の厚みを変化させた場合における電子速度
の印加電界強度依存性の測定結果を示す図、第６
図はバリヤー層をInPとし、井戸層をInAsとし、
バリヤー層側のみにSiをドーピングした場合と、
何れの層もノンドープの場合とにおける電子速度
の印加電界強度依存性の測定結果を示す図、第７
図は、化合物半導体のエネルギーバンド構造を説
明する図、第８図は量子化準位を説明するための
エネルギー構造を示す図、第９図は高エネルギー
電子が井戸層からバリヤー層に遷移する現象を説
明するための図、第１０図は、従来の高電子移動
度トランジスタの概略断面図、第１１図は従来の
高電子移動度トランジスタにおける電子移動度の
印加電界強度依存性の測定結果を示すグラフ、第
１２図は従来の各種化合物半導体の電子速度の電
界強度依存性の測定結果を示す図。 １……半絶縁性InP基板、２……多層薄膜層。
のFETの一実施例を示す概略断面図、第２図は、
第１図に示すFETにおける電子速度の印加電界
強度依存性の測定結果を示す図、第３図はバリヤ
ー層をInPとし、井戸層をInAsとし、井戸層の厚
みを変化させた場合における電子速度の印加電界
強度依存性の測定結果を示す図、第４図はバリヤ
ー層をGaAsとし、井戸層をInAsとし、井戸層の
厚みを変化させた場合における電子速度の印加電
界強度依存性の測定結果を示す図、第５図はバリ
ヤー層をInPとし、井戸層をIn0.53Ga0.47Asとし、
井戸層の厚みを変化させた場合における電子速度
の印加電界強度依存性の測定結果を示す図、第６
図はバリヤー層をInPとし、井戸層をInAsとし、
バリヤー層側のみにSiをドーピングした場合と、
何れの層もノンドープの場合とにおける電子速度
の印加電界強度依存性の測定結果を示す図、第７
図は、化合物半導体のエネルギーバンド構造を説
明する図、第８図は量子化準位を説明するための
エネルギー構造を示す図、第９図は高エネルギー
電子が井戸層からバリヤー層に遷移する現象を説
明するための図、第１０図は、従来の高電子移動
度トランジスタの概略断面図、第１１図は従来の
高電子移動度トランジスタにおける電子移動度の
印加電界強度依存性の測定結果を示すグラフ、第
１２図は従来の各種化合物半導体の電子速度の電
界強度依存性の測定結果を示す図。 １……半絶縁性InP基板、２……多層薄膜層。
Claims (1)
- 【特許請求の範囲】 １ 互に異なる化合物半導体薄膜層の周期的積層
構造からなるチヤンネル層を有し、チヤンネル層
を構成する一方の化合物半導体薄膜層Ａの伝導帯
価電子帯間のエネルギー差は、チヤンネル層を構
成する他方の化合物半導体薄膜層Ｂのそれよりも
小さい化合物半導体装置において、 一方の化合物半導体薄膜層Ａを形成する化合物
半導体の低電界印加時の電子移動度が他方の化合
物半導体薄膜層Ｂを形成する化合物半導体の低電
界印加時の電子移動度よりも大きく、かつ、他方
の化合物半導体薄膜層Ｂを形成する化合物半導体
は、高電界印加時には、一方の化合物半導体薄膜
層Ａを形成する化合物半導体よりも伝導電子によ
る価電子のインパクトイオナイゼーシヨンが発生
しにくいものであるように選ばれ、 上記一方の化合物半導体薄膜層Ａでの電子移動
度の低下が発生する程度の電界印加時またはそれ
より大きな電界印加時に、高電界印加によつて加
速されてエネルギーが高くなつた伝導電子が上記
一方の化合物半導体薄膜層Ａから上記他方の化合
物半導体薄膜層Ｂへ遷移することができるよう一
方の化合物半導体薄膜層Ａのエネルギー順位が設
定され、 上記エネルギー順位を実現するように一方の化
合物半導体薄膜層Ａの膜厚が選択されていること
を特徴とする化合物半導体装置。 ２ 一方の化合物半導体薄膜層ＡがInAs或は
InSb化合物半導体で形成され、他方の化合物半
導体薄膜層ＢがInP或はGaAs化合物半導体で形
成されている上記特許請求の範囲第１項記載の化
合物半導体装置。 ３ 一方の化合物半導体薄膜層ＡがInAs化合物
半導体で形成され、他方の化合物半導体薄膜層Ｂ
がInP化合物半導体で形成されているとともに、
一方の化合物半導体薄膜層Ａの厚みが約24Å〜約
75Åである上記特許請求の範囲第２項記載の化合
物半導体装置。 ４ 一方の化合物半導体薄膜層ＡがInAs化合物
半導体で形成され、他方の化合物半導体薄膜層Ｂ
がGaAs化合物半導体で形成されているととも
に、一方の化合物半導体薄膜層Ａの厚みが約24Å
〜約60Åである上記特許請求の範囲第２項記載の
化合物半導体装置。 ５ 一方の化合物半導体薄膜層ＡがInxGa1-xAs
（０＜ｘ＜1.0）混晶化合物半導体で形成され、他
方の化合物半導体薄膜層ＢがInPで形成されてい
る上記特許請求の範囲第１項記載の化合物半導体
装置。 ６ 一方の化合物半導体薄膜層Ａの厚みが約68Å
以上である上記特許請求の範囲第５項記載の化合
物半導体装置。 ７ 一方の化合物半導体薄膜層ＡがInAs或は
InSb化合物半導体で形成され、他方の化合物半
導体薄膜層ＢがInAsyP1-y（０＜ｙ＜1.0）混晶化
合物半導体で形成されている上記特許請求の範囲
第１項記載の化合物半導体装置。 ８ 一方の化合物半導体薄膜層ＡがInAsyP1-y
（0.5＜ｙ＜1.0）混晶化合物半導体で形成され、
他方の化合物半導体薄膜層ＢがInAsyP1-y（０＜
ｙ＜0.5）混晶化合物半導体で形成されている上
記特許請求の範囲第１項記載の化合物半導体装
置。 ９ 他方の化合物半導体薄膜層Ｂのみに伝導電子
の供給源としてｎ型不純物がドーピングされてい
る上記特許請求の範囲第１項から第８項のいずれ
かに記載の化合物半導体装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61099928A JPS62256478A (ja) | 1986-04-30 | 1986-04-30 | 化合物半導体装置 |
| CA000535564A CA1277440C (en) | 1986-04-30 | 1987-04-24 | Compound semiconductor device with laminated channel layer |
| US07/042,330 US4894691A (en) | 1986-04-30 | 1987-04-24 | Compound semiconductor device with superlattice channel region |
| EP87106250A EP0243953B1 (en) | 1986-04-30 | 1987-04-29 | Compound semiconductor device |
| DE8787106250T DE3783507T2 (de) | 1986-04-30 | 1987-04-29 | Zusammengesetztes halbleiterbauelement. |
| AU72653/87A AU602143B2 (en) | 1986-04-30 | 1987-05-08 | Compound semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61099928A JPS62256478A (ja) | 1986-04-30 | 1986-04-30 | 化合物半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62256478A JPS62256478A (ja) | 1987-11-09 |
| JPH0354854B2 true JPH0354854B2 (ja) | 1991-08-21 |
Family
ID=14260410
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61099928A Granted JPS62256478A (ja) | 1986-04-30 | 1986-04-30 | 化合物半導体装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4894691A (ja) |
| EP (1) | EP0243953B1 (ja) |
| JP (1) | JPS62256478A (ja) |
| AU (1) | AU602143B2 (ja) |
| CA (1) | CA1277440C (ja) |
| DE (1) | DE3783507T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2014017063A1 (ja) * | 2012-07-24 | 2014-01-30 | 住友化学株式会社 | 半導体基板、半導体基板の製造方法及び複合基板の製造方法 |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5227644A (en) * | 1989-07-06 | 1993-07-13 | Nec Corporation | Heterojunction field effect transistor with improve carrier density and mobility |
| US5633512A (en) * | 1990-05-23 | 1997-05-27 | Canon Kabushiki Kaisha | Semiconductor device for varying the mobility of electrons by light irradiation |
| JP2919581B2 (ja) * | 1990-08-31 | 1999-07-12 | 三洋電機株式会社 | 速度変調トランジスタ |
| GB2248966A (en) * | 1990-10-19 | 1992-04-22 | Philips Electronic Associated | Field effect semiconductor devices |
| JP2786327B2 (ja) * | 1990-10-25 | 1998-08-13 | 三菱電機株式会社 | ヘテロ接合電界効果トランジスタ |
| EP0533568A1 (en) * | 1991-09-17 | 1993-03-24 | Sumitomo Electric Industries, Ltd. | Superconducting thin film formed of oxide superconductor material, superconducting device utilizing the superconducting thin film and method for manufacturing thereof |
| US5274246A (en) * | 1992-05-04 | 1993-12-28 | The United States Of America As Represented By The Secretary Of The Air Force | Optical modulation and switching with enhanced third order nonlinearity multiple quantum well effects |
| NZ286025A (en) * | 1995-03-01 | 1997-04-24 | Colgate Palmolive Co | Laundry detergent concentrates; contains nonionic surfactant and water insoluble oil with a hydrophilic polar group, converts to liquid crystal phase dispersion on dilution |
| JP3141838B2 (ja) * | 1998-03-12 | 2001-03-07 | 日本電気株式会社 | 電界効果トランジスタ |
| US6830964B1 (en) * | 2003-06-26 | 2004-12-14 | Rj Mears, Llc | Method for making semiconductor device including band-engineered superlattice |
| US7033437B2 (en) * | 2003-06-26 | 2006-04-25 | Rj Mears, Llc | Method for making semiconductor device including band-engineered superlattice |
| TWI404209B (zh) * | 2009-12-31 | 2013-08-01 | Univ Nat Chiao Tung | 高電子遷移率電晶體及其製作方法 |
| US8690134B1 (en) | 2012-06-06 | 2014-04-08 | Ben J. Saam | Equipment support rack assembly |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4194935A (en) * | 1978-04-24 | 1980-03-25 | Bell Telephone Laboratories, Incorporated | Method of making high mobility multilayered heterojunction devices employing modulated doping |
| JPS58178572A (ja) * | 1982-04-14 | 1983-10-19 | Hiroyuki Sakaki | 移動度変調形電界効果トランジスタ |
| US4797716A (en) * | 1984-04-04 | 1989-01-10 | The United States Of America As Represented By The United States Department Of Energy | Field-effect transistor having a superlattice channel and high carrier velocities at high applied fields |
| JPS61172381A (ja) * | 1984-12-22 | 1986-08-04 | Fujitsu Ltd | ＩｎＰ系化合物半導体装置 |
| US4697197A (en) * | 1985-10-11 | 1987-09-29 | Rca Corp. | Transistor having a superlattice |
| JP2557373B2 (ja) * | 1986-04-05 | 1996-11-27 | 住友電気工業株式会社 | 化合物半導体装置 |
-
1986
- 1986-04-30 JP JP61099928A patent/JPS62256478A/ja active Granted
-
1987
- 1987-04-24 CA CA000535564A patent/CA1277440C/en not_active Expired - Lifetime
- 1987-04-24 US US07/042,330 patent/US4894691A/en not_active Expired - Fee Related
- 1987-04-29 EP EP87106250A patent/EP0243953B1/en not_active Expired - Lifetime
- 1987-04-29 DE DE8787106250T patent/DE3783507T2/de not_active Expired - Fee Related
- 1987-05-08 AU AU72653/87A patent/AU602143B2/en not_active Ceased
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2014017063A1 (ja) * | 2012-07-24 | 2014-01-30 | 住友化学株式会社 | 半導体基板、半導体基板の製造方法及び複合基板の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62256478A (ja) | 1987-11-09 |
| EP0243953B1 (en) | 1993-01-13 |
| DE3783507T2 (de) | 1993-07-29 |
| EP0243953A2 (en) | 1987-11-04 |
| EP0243953A3 (en) | 1990-04-25 |
| AU7265387A (en) | 1987-11-05 |
| US4894691A (en) | 1990-01-16 |
| AU602143B2 (en) | 1990-10-04 |
| DE3783507D1 (de) | 1993-02-25 |
| CA1277440C (en) | 1990-12-04 |
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