JPH0654801B2 - 半導体メモリセルおよびその製造方法 - Google Patents
半導体メモリセルおよびその製造方法Info
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- JPH0654801B2 JPH0654801B2 JP62174433A JP17443387A JPH0654801B2 JP H0654801 B2 JPH0654801 B2 JP H0654801B2 JP 62174433 A JP62174433 A JP 62174433A JP 17443387 A JP17443387 A JP 17443387A JP H0654801 B2 JPH0654801 B2 JP H0654801B2
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
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- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、高集積半導体メモリへの応用に適した半導体
メモリセルとその製造方法に関するものである。
メモリセルとその製造方法に関するものである。
１つのトランジスタと１つのキャパシタから構成される
半導体メモリセル（以下１Ｔセルと略す）は、構成要素
が少なく、メモリセル面積の微小化が容易であるため、
高集積半導体メモリ用メモリセルとして広く使われてい
る。以下１Ｔセルを用いて従来の半導体メモリセルのも
つ問題点を述べる。
半導体メモリセル（以下１Ｔセルと略す）は、構成要素
が少なく、メモリセル面積の微小化が容易であるため、
高集積半導体メモリ用メモリセルとして広く使われてい
る。以下１Ｔセルを用いて従来の半導体メモリセルのも
つ問題点を述べる。
１Ｔセルからの出力電圧は１Ｔセルを構成するキャパシ
タ（以下セルキャパシタと呼ぶ）の値に比例するため、
高集積化しても安定な動作を保証するためには、そのセ
ルキャパシタ値を十分に大きくする必要がある。そのた
め、１Ｔセルを高集積化するためには小面積で十分なキ
ャパシタ値をもったセルキャパシタを必要とする。従来
このようなセルキャパシタとして、溝部に形成したキャ
パシタをその構成要素として１Ｔセルが提案されてい
た。
タ（以下セルキャパシタと呼ぶ）の値に比例するため、
高集積化しても安定な動作を保証するためには、そのセ
ルキャパシタ値を十分に大きくする必要がある。そのた
め、１Ｔセルを高集積化するためには小面積で十分なキ
ャパシタ値をもったセルキャパシタを必要とする。従来
このようなセルキャパシタとして、溝部に形成したキャ
パシタをその構成要素として１Ｔセルが提案されてい
た。
ところが従来の溝キャパシタでは、隣り合うメモリセル
のキャパシタ間を絶縁するために、キャパシタ間の間隔
を大きくする必要があった。そのため、メモリセル自体
を小さくできても、絶縁のための素子分離領域の面積が
大きくなり、メモリ全体としての小型化が困難であっ
た。
のキャパシタ間を絶縁するために、キャパシタ間の間隔
を大きくする必要があった。そのため、メモリセル自体
を小さくできても、絶縁のための素子分離領域の面積が
大きくなり、メモリ全体としての小型化が困難であっ
た。
セルキャパシタ間の絶縁を容易にするため、改良された
溝キャパシタの構造も提案されている。しかし従来提案
されている改良型溝キャパシタでは、溝の内部において
電極用導電体や絶縁体を加工する必要があった。ところ
がメモリの高集積化が進むと、溝の開口部はますます狭
くなり、その深さはますます深くなる傾向にある。その
ため、そのような溝内部での加工の必要な改良型溝キャ
パシタを構成要素とした１Ｔセルでは、加工上の再現性
や溝キャパシタ自体の信頼性に問題があった。
溝キャパシタの構造も提案されている。しかし従来提案
されている改良型溝キャパシタでは、溝の内部において
電極用導電体や絶縁体を加工する必要があった。ところ
がメモリの高集積化が進むと、溝の開口部はますます狭
くなり、その深さはますます深くなる傾向にある。その
ため、そのような溝内部での加工の必要な改良型溝キャ
パシタを構成要素とした１Ｔセルでは、加工上の再現性
や溝キャパシタ自体の信頼性に問題があった。
以上、１Ｔセルを例にして半導体メモリセルのもつ問題
点を挙げたが、これらの問題点はセルキャパシタをもつ
他の半導体メモリセルにも当てはまるものである。
点を挙げたが、これらの問題点はセルキャパシタをもつ
他の半導体メモリセルにも当てはまるものである。
本発明の目的は、隣り合うメモリセルのセルキャパシタ
間を容易に絶縁するとができ、かつ溝内における加工を
なくすことができるため、加工上の再現性や溝キャパシ
タ自体の信頼性を高めることができるセルキャパシタの
構造をもつ半導体メモリセルを提供することにある。
間を容易に絶縁するとができ、かつ溝内における加工を
なくすことができるため、加工上の再現性や溝キャパシ
タ自体の信頼性を高めることができるセルキャパシタの
構造をもつ半導体メモリセルを提供することにある。
本発明の他の目的は、上記の様な半導体メモリセル構造
が容易に得られる製造方法を提供することにある。
が容易に得られる製造方法を提供することにある。
本発明の半導体メモリセルは、 基板表面に形成された複数の溝と、 これら溝の内部に形成された第１の絶縁体膜と、 前記複数の溝の前記第１の絶縁体膜上に連結して形成さ
れた第１の導電体膜と、 この第１の導電体膜上に形成された第２の絶縁体膜と、 この第２の絶縁体膜上に形成された第２の導電体膜と、 前記第１の導電体膜の側面に形成された第３の絶縁体
と、 前記第２の導電体膜上に形成された前記第３の絶縁体と
は材質の異なる第４の絶縁体膜と、 スイッチングトランジスタと、 このスイッチングトランジスタの一方の通電電極と前記
第２の導電体膜を接続する第３の導電体膜と、 を有することを特徴としている。
れた第１の導電体膜と、 この第１の導電体膜上に形成された第２の絶縁体膜と、 この第２の絶縁体膜上に形成された第２の導電体膜と、 前記第１の導電体膜の側面に形成された第３の絶縁体
と、 前記第２の導電体膜上に形成された前記第３の絶縁体と
は材質の異なる第４の絶縁体膜と、 スイッチングトランジスタと、 このスイッチングトランジスタの一方の通電電極と前記
第２の導電体膜を接続する第３の導電体膜と、 を有することを特徴としている。
本発明の半導体メモリの製造方法は、 基板の表面に複数の溝を形成する工程と、 これら溝の内部に第１の絶縁体膜を形成する工程と、 前記複数の溝の前記第１の絶縁体膜上に連結して第１の
導電体膜、第２の絶縁体膜、第２の導電体膜を順番に形
成する工程と、 前記第１の導電体膜の側面に第３の絶縁体を形成する工
程と、 前記第２の導電体膜上に前記第３の絶縁体とは材質の異
なる第４の絶縁体膜を形成する工程と、 前記第４の絶縁体膜の一部を除去して前記第２の導電体
膜を露出させる工程と、 前記第２の導電体膜の露出部に接するように第３の導電
体膜を形成する工程と、 前記第２の導電体膜を切断する工程と、 を含むことを特徴としている。
導電体膜、第２の絶縁体膜、第２の導電体膜を順番に形
成する工程と、 前記第１の導電体膜の側面に第３の絶縁体を形成する工
程と、 前記第２の導電体膜上に前記第３の絶縁体とは材質の異
なる第４の絶縁体膜を形成する工程と、 前記第４の絶縁体膜の一部を除去して前記第２の導電体
膜を露出させる工程と、 前記第２の導電体膜の露出部に接するように第３の導電
体膜を形成する工程と、 前記第２の導電体膜を切断する工程と、 を含むことを特徴としている。
以下、本発明の実施例を図面を参照して説明する。
第１（ａ），（ｂ）は本発明の半導体メモリセルの一実
施例の構造を示す平面図と断面図である。第１図（ｂ）
の断面図は第１図（ａ）の平面図のＡＡ′で切り開いた
ものである。第１図において、101はＰ型シリコン結晶
基板、103は溝部、104は酸化シリコン膜、105，107，10
7′，111，111′，114，114′，116は導電体膜、106，1
10，110，110′，113，115は絶縁体膜、108は溝への充
填材、109は側面絶縁体、112はＮ型シリコン領域、117
は活性領域と不活性領域の境界、118はコンタクト孔、
をそれぞれ示す。なお、第１図（ａ）の平面図では、図
面がわかりにくくなるのを避けるため、一部の線を省略
して示している。
施例の構造を示す平面図と断面図である。第１図（ｂ）
の断面図は第１図（ａ）の平面図のＡＡ′で切り開いた
ものである。第１図において、101はＰ型シリコン結晶
基板、103は溝部、104は酸化シリコン膜、105，107，10
7′，111，111′，114，114′，116は導電体膜、106，1
10，110，110′，113，115は絶縁体膜、108は溝への充
填材、109は側面絶縁体、112はＮ型シリコン領域、117
は活性領域と不活性領域の境界、118はコンタクト孔、
をそれぞれ示す。なお、第１図（ａ）の平面図では、図
面がわかりにくくなるのを避けるため、一部の線を省略
して示している。
第１図の半導体メモリセルは、導電体膜111をゲート電
極、絶縁体膜110をゲート絶縁体膜、Ｐ型シリコン結晶
基板101を基板、２つのＮ型シリコン領域112をそれぞれ
通電電極とするMOSFETと、導電体膜105をプレート電
極、導電体膜107を電荷貯蔵用電極、絶縁体膜106を容量
絶縁体膜とするセルキャパシタと、通電電極112の一方
と導電体膜107を接続する導電体膜114と、通電電極112
の他方と接続されたビット線116により構成される。導
電体膜111はMOSFETのゲート電極とともにワード線も兼
ね、プレート電極105は電源に接続される。107′，11
0′，111′，114′などのプライムのついた部分を隣接
するメモリセルのそれぞれの対応部分を示している。
極、絶縁体膜110をゲート絶縁体膜、Ｐ型シリコン結晶
基板101を基板、２つのＮ型シリコン領域112をそれぞれ
通電電極とするMOSFETと、導電体膜105をプレート電
極、導電体膜107を電荷貯蔵用電極、絶縁体膜106を容量
絶縁体膜とするセルキャパシタと、通電電極112の一方
と導電体膜107を接続する導電体膜114と、通電電極112
の他方と接続されたビット線116により構成される。導
電体膜111はMOSFETのゲート電極とともにワード線も兼
ね、プレート電極105は電源に接続される。107′，11
0′，111′，114′などのプライムのついた部分を隣接
するメモリセルのそれぞれの対応部分を示している。
第１図の実施例で使われている導電体や絶縁体などの材
料として、例えば次のようなものを使うことができる。
導電体膜105，107，114としてリンドーブポリシリコン
膜、絶縁体膜106として酸化シリコンを窒化シリコンの
複合膜、充填材108としてインドープポリシリコン、側
面絶縁体109として窒化シリコン、絶縁体膜110，110，1
13として酸化シリコン膜、導電体膜111としてシリサイ
ド膜、絶縁体膜115としてガラス膜、導電体膜116してア
ルミニウム膜、などである。
料として、例えば次のようなものを使うことができる。
導電体膜105，107，114としてリンドーブポリシリコン
膜、絶縁体膜106として酸化シリコンを窒化シリコンの
複合膜、充填材108としてインドープポリシリコン、側
面絶縁体109として窒化シリコン、絶縁体膜110，110，1
13として酸化シリコン膜、導電体膜111としてシリサイ
ド膜、絶縁体膜115としてガラス膜、導電体膜116してア
ルミニウム膜、などである。
本発明の半導体メモリセルのセルキャパシタでは、電荷
貯蔵用電極107のほとんどが絶縁体膜106，110，113，11
5に囲まれている。そのため、隣り合うメモリセルのキ
ャパシタ間を絶縁するのが容易で、キャパシタ間の間隔
は、電荷貯蔵用電極107の間隔を可能な限り減らすこと
により、その限界まで小さくできる。
貯蔵用電極107のほとんどが絶縁体膜106，110，113，11
5に囲まれている。そのため、隣り合うメモリセルのキ
ャパシタ間を絶縁するのが容易で、キャパシタ間の間隔
は、電荷貯蔵用電極107の間隔を可能な限り減らすこと
により、その限界まで小さくできる。
本発明の半導体メモリセルでは、溝の内部における電極
用導電体や絶縁体の形が、それらを溝に埋めた時の形の
ままである。そのため、溝の内部において電極用導電体
や絶縁体を加工する必要がない。
用導電体や絶縁体の形が、それらを溝に埋めた時の形の
ままである。そのため、溝の内部において電極用導電体
や絶縁体を加工する必要がない。
本発明の半導体メモリセルでは、溝の中にキャパシタ電
極を形成する。そのため、メモリセル面積が小さくなっ
ても、溝の深さを大きくすることにより、メモリセル面
積とは独立にキャパシタ電極面積を大きく保つことがで
きる。
極を形成する。そのため、メモリセル面積が小さくなっ
ても、溝の深さを大きくすることにより、メモリセル面
積とは独立にキャパシタ電極面積を大きく保つことがで
きる。
第２図は本発明の半導体メモリセルの製造方法の一実施
例を示す工程図で、第１図の半導体メモリセルの実施例
の構造はこの製造方法の実施例によって得られる。
例を示す工程図で、第１図の半導体メモリセルの実施例
の構造はこの製造方法の実施例によって得られる。
第２図（ａ）に示すように、Ｐ型シリコン結晶基板201
上に絶縁体膜202を形成した後、異方性エッチング法に
より溝203を形成する。
上に絶縁体膜202を形成した後、異方性エッチング法に
より溝203を形成する。
次に第２図（ｂ）に示すように、第２図（ａ）の状態で
基板表面の酸化を行い、酸化シリコン膜204を形成し
（この時、酸化シリコン膜202は少し膜厚が増えて酸化
シリコン膜204の一部となる）、リンドープボリシリコ
ン膜205，酸化シリコンと窒化シリコンの複合膜206，リ
ンドープポリシリコン膜207をそれぞれ形成し、ノンド
ープポリシリコン208を残った溝に充填する。
基板表面の酸化を行い、酸化シリコン膜204を形成し
（この時、酸化シリコン膜202は少し膜厚が増えて酸化
シリコン膜204の一部となる）、リンドープボリシリコ
ン膜205，酸化シリコンと窒化シリコンの複合膜206，リ
ンドープポリシリコン膜207をそれぞれ形成し、ノンド
ープポリシリコン208を残った溝に充填する。
次に第２図（ｃ）に示すように、MOSFETが形成される基
板201上の部分を除去した後、窒化シリコン膜209を化学
的蒸着法で形成する。この状態で、窒化シリコン膜209
を異方性エッチング法によりエッチングすると、第２図
（ｄ）に示されるように、リンドープポリシリコン膜20
5，複合膜206，リンドープポリシリコン膜207の３層膜
の側面にのみ窒化シリコン209′が残る。このように側
面にのみ窒化シリコンを残すことのできる埋由は、３層
膜とシリコン表面との間のように段差部に、化学的蒸着
法によって窒化シリコン膜を形成すると、段差部には厚
く窒化シリコンが形成されることにある。
板201上の部分を除去した後、窒化シリコン膜209を化学
的蒸着法で形成する。この状態で、窒化シリコン膜209
を異方性エッチング法によりエッチングすると、第２図
（ｄ）に示されるように、リンドープポリシリコン膜20
5，複合膜206，リンドープポリシリコン膜207の３層膜
の側面にのみ窒化シリコン209′が残る。このように側
面にのみ窒化シリコンを残すことのできる埋由は、３層
膜とシリコン表面との間のように段差部に、化学的蒸着
法によって窒化シリコン膜を形成すると、段差部には厚
く窒化シリコンが形成されることにある。
次に第２図（ｅ）に示すように、MOSFETを構成するゲー
ト酸化膜210，ゲート電極用シリサイド膜211，通電電極
となるＮ型拡散領域212をそれぞれ形成した後、酸化シ
リコン膜213を形成する。続いて、一方のＮ型拡散領域2
12の一部およびリンドープポリシリコン膜207の一部を
露出させて、これらを接続するリンドープポリシリコン
膜214を形成する。この時、リンドープポリシリコン膜2
05，複合膜206，リンドープポリシリコン膜207の３層上
には、ゲート酸化膜210に対応する酸化シリコン膜210，
ゲート電極用シリサイド膜211に対応するシリサイド膜2
11′が形成される。
ト酸化膜210，ゲート電極用シリサイド膜211，通電電極
となるＮ型拡散領域212をそれぞれ形成した後、酸化シ
リコン膜213を形成する。続いて、一方のＮ型拡散領域2
12の一部およびリンドープポリシリコン膜207の一部を
露出させて、これらを接続するリンドープポリシリコン
膜214を形成する。この時、リンドープポリシリコン膜2
05，複合膜206，リンドープポリシリコン膜207の３層上
には、ゲート酸化膜210に対応する酸化シリコン膜210，
ゲート電極用シリサイド膜211に対応するシリサイド膜2
11′が形成される。
この後、隣接するメモリセル間においてリンドープポリ
シリコン膜207を切断し、ガラス膜とアルミニウム膜を
形成すると、第１図の半導体メモリセルの構造が得られ
る。
シリコン膜207を切断し、ガラス膜とアルミニウム膜を
形成すると、第１図の半導体メモリセルの構造が得られ
る。
第２図に実施例が示される本発明の半導体メモリセルの
製造方法においては、隣接するメモリセル間においてリ
ンドープポリシリコン膜207を切断することにより、隣
り合うメモリセルのキャパシタ間を絶縁することができ
る。そのため、加工技術の限界まで、隣り合うメモリセ
ルのキャパシタ間を近づけることができる。
製造方法においては、隣接するメモリセル間においてリ
ンドープポリシリコン膜207を切断することにより、隣
り合うメモリセルのキャパシタ間を絶縁することができ
る。そのため、加工技術の限界まで、隣り合うメモリセ
ルのキャパシタ間を近づけることができる。
第２図に実施例が示される本発明の半導体メモリセルの
製造方法においては、第２図（ｂ）に示されるように、
形成した溝に絶縁体膜、導電体膜、充填材を連続して形
成し、溝を埋めてしまう。そのため、加工上の再現性や
溝キャパシタ自体の信頼性に問題があった。溝の内部に
おける電極用導電体や絶縁体の加工がまったく必要な
い。
製造方法においては、第２図（ｂ）に示されるように、
形成した溝に絶縁体膜、導電体膜、充填材を連続して形
成し、溝を埋めてしまう。そのため、加工上の再現性や
溝キャパシタ自体の信頼性に問題があった。溝の内部に
おける電極用導電体や絶縁体の加工がまったく必要な
い。
第２図に実施例が示される本発明の半導体メモリセルの
製造方法においては、第２図（ｅ）に示されるように、
リンドープポリシリコン膜207とＮ型拡散領域212の一方
とを接続するためリンドープポリシリコン膜214を形成
する時、窒化シリコン209によって、リンドープポリシ
リコン膜214とリンドープポリシリコン膜205とが自動的
に絶縁分離される。そのめ、リンドープポリシリコン膜
207、Ｎ型拡散領域212の一方とリンドープポリシリコン
膜214との位置合わせ余裕が殆どなくてもよい。
製造方法においては、第２図（ｅ）に示されるように、
リンドープポリシリコン膜207とＮ型拡散領域212の一方
とを接続するためリンドープポリシリコン膜214を形成
する時、窒化シリコン209によって、リンドープポリシ
リコン膜214とリンドープポリシリコン膜205とが自動的
に絶縁分離される。そのめ、リンドープポリシリコン膜
207、Ｎ型拡散領域212の一方とリンドープポリシリコン
膜214との位置合わせ余裕が殆どなくてもよい。
高集積半導体装置においては、半導体装置を構成する各
部分の位置合わせのための余裕がその集積密度に大きな
影響を与える。本発明の半導体メモリセルの製造方法を
用いると、この位置合わせ余裕がいらないため、キャパ
シタの高集積密度化が容易である。
部分の位置合わせのための余裕がその集積密度に大きな
影響を与える。本発明の半導体メモリセルの製造方法を
用いると、この位置合わせ余裕がいらないため、キャパ
シタの高集積密度化が容易である。
以上説明してきたように、本発明は、小面積で十分大き
いセルキャパシタを与える、隣り合うメモリセルのセル
キャパシタ間を容易に絶縁することができる、溝内にお
ける加工をなくすことができるため加工上の再現性や溝
キャパシタ自体の信頼性を高めることができる、位置合
わせ余裕を減らすことができる、などの特徴をもつ半導
体メモリセルとその製造方法が得られる。
いセルキャパシタを与える、隣り合うメモリセルのセル
キャパシタ間を容易に絶縁することができる、溝内にお
ける加工をなくすことができるため加工上の再現性や溝
キャパシタ自体の信頼性を高めることができる、位置合
わせ余裕を減らすことができる、などの特徴をもつ半導
体メモリセルとその製造方法が得られる。
第１図は本発明の半導体メモリセルの一実施例の構造を
示す平面図と断面図、 第２図は本発明の半導体メモリセルの製造方法の一実施
例を示す工程図である。 101……Ｐ型シリコン結晶基板 103……溝部 104……酸化シリコン膜 105，107，107′，111，111′， 114，114′，116……導電体膜 106，110，110，110′， 113，115……絶縁体膜 109……側面絶縁体 112……Ｎ型シリコン領域 201……Ｐ型シリコン結晶基板 202……絶縁体膜 203……溝 204……酸化シリコン膜 205……リンドープポリシリコン膜 206……複合膜 207……リンドープポリシリコン膜 208……ノンドープポリシリコン 209……窒化シリコン 210……酸化シリコン膜 211……シリサイド膜 212……Ｎ型拡散領域 213……酸化シリコン膜 214……リンドープポリシリコン膜
示す平面図と断面図、 第２図は本発明の半導体メモリセルの製造方法の一実施
例を示す工程図である。 101……Ｐ型シリコン結晶基板 103……溝部 104……酸化シリコン膜 105，107，107′，111，111′， 114，114′，116……導電体膜 106，110，110，110′， 113，115……絶縁体膜 109……側面絶縁体 112……Ｎ型シリコン領域 201……Ｐ型シリコン結晶基板 202……絶縁体膜 203……溝 204……酸化シリコン膜 205……リンドープポリシリコン膜 206……複合膜 207……リンドープポリシリコン膜 208……ノンドープポリシリコン 209……窒化シリコン 210……酸化シリコン膜 211……シリサイド膜 212……Ｎ型拡散領域 213……酸化シリコン膜 214……リンドープポリシリコン膜
Claims (2)
- 【請求項１】基板表面に形成された複数の溝と、 これら溝の内部に形成された第１の絶縁体膜と、 前記複数の溝の前記第１の絶縁体膜上に連結して形成さ
れた第１の導電体膜と、 この第１の導電体膜上に形成された第２の絶縁体膜と、 この第２の絶縁体膜上に形成された第２の導電体膜と、 前記第１の導電体膜の側面に形成された第３の絶縁体
と、 前記第２の導電体膜上に形成され前記第３の絶縁体とは
材質の異なる第４の絶縁体膜と、 スイッチングトランジスタと、 このスイッチングトランジスタの一方の通電電極と前記
第２の導電体膜を接続する第３の導電体膜と、 を有することを特徴とする半導体メモリセル。 - 【請求項２】基板の表面に複数の溝を形成する工程と、 これら溝の内部に第１の絶縁体膜を形成する工程と、 前記複数の溝の前記第１の絶縁体膜上に連結して第１の
導電体膜、第２の絶縁体膜、第２の導電体膜を順番に形
成する工程と、 前記第１の導電体膜の側面に第３の絶縁体を形成する工
程と、 前記第２の導電体膜上に前記第３の絶縁体とは材質の異
なる第４の絶縁体膜を形成する工程と、 前記第４の絶縁体膜の一部を除去して前記第２の導電体
膜を露出させる工程と、 前記第２の導電体膜の露出部に接するように第３の導電
体膜を形成する工程と、 前記第２の導電体膜を切断する工程と、 を含むことを特徴とする半導体メモリセルの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62174433A JPH0654801B2 (ja) | 1987-07-13 | 1987-07-13 | 半導体メモリセルおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62174433A JPH0654801B2 (ja) | 1987-07-13 | 1987-07-13 | 半導体メモリセルおよびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6418253A JPS6418253A (en) | 1989-01-23 |
| JPH0654801B2 true JPH0654801B2 (ja) | 1994-07-20 |
Family
ID=15978444
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62174433A Expired - Lifetime JPH0654801B2 (ja) | 1987-07-13 | 1987-07-13 | 半導体メモリセルおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0654801B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5057887A (en) * | 1989-05-14 | 1991-10-15 | Texas Instruments Incorporated | High density dynamic ram cell |
| KR920004028B1 (ko) * | 1989-11-20 | 1992-05-22 | 삼성전자 주식회사 | 반도체 장치 및 그 제조방법 |
| EP0479143A1 (en) * | 1990-10-02 | 1992-04-08 | Ramtron International Corporation | Trench capacitor DRAM with voltage field isolation |
| JPH04328860A (ja) * | 1991-04-30 | 1992-11-17 | Hitachi Ltd | 半導体集積回路装置及びその製造方法 |
| KR100316020B1 (ko) * | 1998-06-29 | 2002-02-19 | 박종섭 | 반도체소자의캐패시터형성방법 |
-
1987
- 1987-07-13 JP JP62174433A patent/JPH0654801B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6418253A (en) | 1989-01-23 |
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