JPH04328860A

JPH04328860A - 半導体集積回路装置及びその製造方法

Info

Publication number: JPH04328860A
Application number: JP3098868A
Authority: JP
Inventors: Yoshitaka Tadaki; 芳隆只木; Toshihiro Sekiguchi; 敏宏関口; Hiroyuki Uchiyama; 博之内山; Toru Kaga; 徹加賀; Jun Murata; 純村田; Muneomi Enomoto; 榎本　統臣
Original assignee: Hitachi Ltd; Texas Instruments Japan Ltd
Current assignee: Hitachi Ltd; Texas Instruments Japan Ltd
Priority date: 1991-04-30
Filing date: 1991-04-30
Publication date: 1992-11-17
Also published as: TW209913B; EP0514679A3; US5349218A; KR920020729A; EP0514679A2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ダイナミック型ランダ
ムアクセスメモリ（以下、ＤＲＡＭという）を備えた半
導体集積回路装置及びその製造方法に関するものである
。

【０００２】

【従来の技術】ＤＲＡＭのメモリセルはメモリセル選択
用ＭＩＳＦＥＴと情報蓄積用容量素子との直列回路で構
成されている。

【０００３】ＤＲＡＭの技術分野においては高集積化が
推し進められており、メモリセルは年々縮小されてきて
いる。高集積化されたメモリセルにおいては、微小平面
にメモリセル選択用ＭＩＳＦＥＴと情報蓄積用容量素子
とを形成しなければならないが、その場合にも情報蓄積
用容量素子の容量値を所定の値以上にしなければならな
い。このような要求を満たすために各種のメモリセルが
提案されている。

【０００４】例えば、第１のＤＲＡＭとして、半導体基
板上にメモリセル選択用ＭＩＳＦＥＴに接続された情報
蓄積用容量素子の第１の電極と、所定の定電位が印加さ
れる情報蓄積用容量素子の第２の電極を形成し、かつ第
１及び第２の電極をメモリセル選択用ＭＩＳＦＥＴのゲ
ート電極上に重ねた構造のメモリセル（以下、ＳＴＣ（
Ｓｔａｃｋｅｄ　Ｃａｐａｃｉｔｏｒ　Ｃｅｌｌ）とい
う）がＩＥＤＭ’８８　ｐａｇｅ．５９２−５９５に記
載されている。

【０００５】次に、第２のＤＲＡＭとして、半導体基板
の主面部に細孔を形成し、この細孔内にメモリセル選択
用ＭＩＳＦＥＴに接続された情報蓄積用容量素子の第１
の電極と所定の定電位が印加される情報蓄積用容量素子
の第２の電極を埋め込み、細孔の側面において情報蓄積
用容量素子の第１の電極とメモリセル選択用ＭＩＳＦＥ
Ｔのソース領域またはドレイン領域との接続を取る構造
のメモリセルがＵ．Ｓ．Ｐａｔｅｎｔ　Ｎｏ．４，７８
６，９５４　、Ａｓｓｉｇｎｅｄ　ｔｏ　Ｎｉｐｐｏｎ
　Ｔｅｌｅｇｒａｐｈ　＆　Ｔｅｌｅｐｈｏｎｅ　Ｐｕ
ｂｌｉｃ　Ｃｏｒｐｏｒａｔｉｏｎに記載されている。

【０００６】次に、第３のＤＲＡＭとして、半導体基板
の主面部に細孔を形成し、この細孔内にメモリセル選択
用ＭＩＳＦＥＴに接続された情報蓄積用容量素子の第１
の電極と、所定の定電位が印加される情報蓄積用容量素
子の第２の電極とを埋め込み、細孔の底部に第２の電極
に所定の定電位を印加するための半導体領域を設けたメ
モリセルがＩＥＥＥ　Ｔｒａｎｓａｃｔｉｏｎｓ　Ｏｎ
Ｅｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅｓ，　Ｖｏｌ．　３５
，Ｎｏ．８，　Ａｕｇｕｓｔ　１９８８　ｐａｇｅ．１
２５７−１２６３に記載されている。

【０００７】さらに、第４のＤＲＡＭとして、半導体基
板の主面部に細孔を形成し、この細孔内にメモリセル選
択用ＭＩＳＦＥＴに接続された情報蓄積用容量素子の第
１の電極と、所定の定電位が印加される情報蓄積用容量
素子の第２の電極とを埋め込み、半導体基板の細孔の表
面部にメモリセル選択用ＭＩＳＦＥＴに接続された半導
体領域からなる第３の電極を設けたメモリセルが特公昭
５８−５６２６６号公報に記載されている。このメモリ
セルでは第１と第２の電極間の第１の容量、第２と第３
の電極間の第２の容量、第３の電極と半導体基板間の第
３の容量でメモリセルの容量の増加を図っている。

【０００８】また、細孔を用いて情報蓄積用容量素子を
形成したものとして、特願昭５０−５３８８３号及び特
願昭５８−６５４３２号がある。

【０００９】

【発明が解決しようとする課題】本発明者は前述のＤＲ
ＡＭに関する検討の結果、以下のような問題点を発見し
た。

【００１０】前述の第１のＤＲＡＭにおいては、情報蓄
積用容量素子の第１の電極と第２の電極を半導体基板上
に積層した構造のため、メモリセル部において表面の段
差が大きくなる。このため、情報蓄積用容量素子の上に
配線を形成する場合、表面の段差に基づく配線の加工が
難しくなる。例えば、隣接する配線間がショートすると
いう問題点があった。

【００１１】前述の第２のＤＲＡＭにおいては、情報蓄
積用容量素子の第１の電極とメモリセル選択用ＭＩＳＦ
ＥＴのソース領域またはドレイン領域とを細孔の側面部
で接続する構造であるため、側面部に接続孔を形成する
工程が複雑かつ困難となる。

【００１２】前述の第３のＤＲＡＭにおいては、半導体
基板内に半導体領域を設け、そこに所定の定電位を印加
する構造のため、半導体基板と半導体領域とのｐｎ接合
面積が大きくなり、スタンバイ時の電流が大きくなると
いう問題点がある。さらに、細孔の底部付近には結晶欠
陥が発生しやすく、この結晶欠陥により半導体基板と半
導体領域間とがショートするという問題点があった。

【００１３】前述の第４のＤＲＡＭにおいては、半導体
基板内に情報蓄積用容量素子の第３の電極が設けられて
いるため、アルファ線によるソフトエラーが発生しやす
いという問題点があった。

【００１４】本発明の目的は下記のとおりである。

【００１５】（１）ＤＲＡＭを備えた半導体集積回路装
置において、前記ＤＲＡＭのメモリセルの情報蓄積用容
量素子上の表面の段差を低減し、情報蓄積用容量素子上
においても微細配線を形成できる技術を提供することに
ある。

【００１６】（２）前記半導体集積回路装置において、
低消費電力化を可能にする技術を提供することにある。

【００１７】（３）前記半導体集積回路装置において、
アルファ線によるソフトエラーの発生を低減できる技術
を提供することにある。

【００１８】（４）前記半導体集積回路装置において、
メモリセルのメモリセル選択用ＭＩＳＦＥＴと情報蓄積
用容量素子の接続を容易にする技術を提供することにあ
る。

【００１９】（５）前記半導体集積回路装置の製造方法
において、製造方法の簡素化を実現し、歩留りの向上を
可能にする技術を提供することにある。

【００２０】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。

【００２１】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば下
記のとおりである。

【００２２】（１）情報蓄積用容量素子とメモリセル選
択用ＭＩＳＦＥＴとが直列に接続されたメモリセルを複
数有する半導体集積回路装置において、前記メモリセル
は、主面に複数の細孔を有する第１導電型の半導体基板
と、前記細孔の側壁に形成された第１の絶縁膜と、前記
第１の絶縁膜上に形成された第１の電極、前記第１の電
極の表面に形成された第２の絶縁膜と、前記第２の絶縁
膜上に形成された第２の電極と、前記半導体基板の表面
に第３の絶縁膜を介して形成された第３の電極と、前記
第３の電極の両端部であって、前記半導体基板の表面に
形成された第２導電型の第１及び第２の半導体領域とか
らなり、前記第１の電極には所定の固定電位が印加され
、かつ前記第２の電極と前記第２の半導体領域とは電気
的に接続される。

【００２３】（２）前記手段（１）の第１の絶縁膜は、
第１の電極に印加される固定電位によっては半導体基板
表面に反転層が形成されない程度の膜厚を有する。

【００２４】（３）前記手段（１）の半導体集積回路装
置は、さらに第３の半導体領域を有し、この第３の半導
体領域は、第１及び第２の半導体領域の下方の半導体基
板内に位置し、半導体基板と同一導電型であって半導体
基板よりも高不純物濃度を有し、かつ細孔の側壁におい
て第１の絶縁膜に接触する。

【００２５】（４）前記手段（１）の半導体集積回路装
置は、半導体基板の表面において、第２の電極と第２の
半導体領域とを電気的に接続する第５の電極を有する。

【００２６】（５）前記手段（１）の半導体集積回路装
置は、第１の方向に延在するワード線と、第１の方向と
直交する第２の方向に延在するデータ線とを有し、さら
に第２の方向において隣接する情報蓄積用容量素子の第
１の電極間を接続する第６の電極を有し、第６の電極は
第１及び第２の方向に対して鋭角をなす。

【００２７】（６）前記手段（５）の半導体集積回路装
置は、複数のメモリセルからなるメモリマットを有し、
第６の電極の端部はメモリマットの端部において第６の
電極と同一材料で互いに接続されており、かつ第６の電
極よりも低抵抗の材料でシャントされる。

【００２８】（７）メモリセル選択用ＭＩＳＦＥＴと情
報蓄積用容量素子とが直列に接続されたメモリセルを複
数有する半導体集積回路装置の製造方法において、半導
体基板の表面に複数の細孔を形成する工程、前記細孔の
底部及び側壁に第１の絶縁膜を形成する工程、前記第１
の絶縁膜上に第１の電極を形成する工程、前記第１の電
極の表面に情報蓄積用容量素子の誘電体膜である第２の
絶縁膜を形成する工程、前記細孔を埋めるように、前記
第２の絶縁膜の上に第２の電極を形成する工程、前記第
２の電極上に、前記第２の電極の一部が露出するように
第３の絶縁膜を形成する工程、前記半導体基板の表面に
前記メモリセル選択用ＭＩＳＦＥＴのゲート絶縁膜であ
る第４の絶縁膜を形成し、前記第４及び第３の絶縁膜上
に第３の電極を形成する工程、前記第３の電極に対して
セルフアライメントで前記半導体基板の表面に第１及び
第２の半導体領域を形成する工程、前記第３の電極の上
及び側壁に第５の絶縁膜を形成する工程、前記半導体基
板の表面において、前記第２の半導体領域と前記第２の
電極とを接続する第４の電極を形成する工程とを備える
。

【００２９】

【作用】上述した手段（１）によれば、情報蓄積用容量
素子の第１と第２の電極を細孔内に埋め込んで形成し、
かつ所定の固定電位が印加される第１の電極を細孔内の
半導体基板側にしたことによって、第１の絶縁膜の膜厚
を薄くしても細孔の側壁の半導体基板表面に反転層が形
成されないメモリセルを実現できる。このように、第１
の絶縁膜を薄くできるのでメモリセルを縮小することが
できる。

【００３０】上述した手段（２）によれば、細孔の側壁
の半導体基板表面に反転層が形成されないように第１の
絶縁膜の膜厚を設定することによって、アルファ線によ
るソフトエラーに対して強いメモリセルを実現できる。また、同様の理由によって、情報蓄積用容量素子間のリ
ーク電流を低減できるメモリセルを実現できる。

【００３１】上述した手段（３）によれば、第１及び第
２の半導体領域の下方に第３の半導体領域が細孔内の第
１の絶縁膜に接するように設けられ、かつ第３の半導体
領域は半導体基板と同一導電型で半導体基板より高不純
物濃度であるため、第１の電極に固定電位を印加した場
合に細孔の側壁の半導体基板表面の空乏層内で発生する
電子−正孔対の電子が第２の半導体領域に流れることに
起因するリーク電流を防止できる。

【００３２】上述した手段（４）によれば、半導体基板
の表面において、第２の電極と第２の半導体領域との接
続を第５の電極によりとることができるので、低抵抗の
コンタクトを実現できる。また、細孔の側壁に接続部を
設ける場合に比べて、製造プロセスを簡単化することが
できる。

【００３３】上述した手段（５）によれば、第６の電極
をデータ線及びワード線に対して鋭角をなすような斜め
方向に帯状に延在させて、ワード線方向のメモリセルの
情報蓄積用容量素子の第１の電極間を電気的に接続する
ことによって、半導体集積回路装置の微細化を実現でき
る。

【００３４】上述した手段（６）によれば、第６の電極
の端部はメモリマットの端部において、第６の電極と同
一材料で互いに接続されており、かつ第６の電極材料よ
りも低抵抗の材料でシャントされているため、情報蓄積
用容量素子の第１の電極に印加される固定電位を安定に
できる。

【００３５】上述した手段（７）によれば、半導体基板
表面上で第３の電極に対してセルフアライメントで情報
蓄積用容量素子の第２の電極とメモリセル選択用ＭＩＳ
ＦＥＴの第２の半導体領域を接続するための第４の電極
を形成できるので、メモリセルの縮小を実現できる。

【００３６】以下、メモリセル選択用ＭＩＳＦＥＴと情
報蓄積用容量素子とを直列接続したメモリセルからなる
ＤＲＡＭを例に、本発明の半導体集積回路装置を説明す
る。

【００３７】なお、実施例を説明するための全図におい
て、同一機能を有するものは同一符号を付け、その繰り
返しの説明は省略する。

【００３８】

【実施例】（実　施　例　１）図１にメモリセルの平面
レイアウト図を示す。なお、図１は後述する図１４のメ
モリマットＭＡＴ１２の一部分、一部分のセンスアンプ
回路ＳＡ１３及びＳＡ１４を示すものである。

【００３９】図１に示すように、メモリマットＭＡＴは
、行方向に延在する複数のデータ線（ＤＬ）５１、列方
向に延在する複数のワード線（ＷＬ）３６の夫々が配置
される。各メモリセル１（以下、この符号は省略する）
は、データ線５１及びワード線３６に接続され、所定の
ピッチで行列状に配置される。

【００４０】また、いくつかのメモリセルに共通のプレ
ート電極３０は、メモリマットＭＡＴ内において、行方
向及び列方向に対して約４５°の角度（鋭角）をなす方
向に帯状に複数延在し配置される。このプレート電極３
０は、列方向に並んだ複数のメモリセルの細孔２８内の
プレート電極（情報蓄積用容量素子の固定電位が印加さ
れる電極）３０間を接続する役割を果たし、この細孔２
８内のプレート電極３０に固定電位を供給する。

【００４１】メモリマットＭＡＴは、４本のデータ線５
１で単位ピッチを有する単位ブロックを構成し、列方向
においてはこの単位ブロックが繰り返しパターンとなっ
て複数配置される。つまり、図１に示すレイアウト図は
列方向に繰り返し配置される１つの単位ブロックの要部
を示す。また、単位ブロック内の４本のデータ線５１は
、互いに入り組んだ２つのデータ線対をなし、メモリマ
ットＭＡＴ端部に位置するセンスアンプ回路ＳＡに接続
される。このような、データ線５１とセンスアンプ回路
ＳＡの接続関係にすると、３本のデータ線５１に対して
１つのセンスアンプ回路ＳＡを配置すれば良いので、比
較的緩い設計ルールでセンスアンプ回路ＳＡがレイアウ
トできるという効果がある。

【００４２】図２は、図１のＩＩ−ＩＩ切断線で切った
部分の断面図を示す。

【００４３】図２に示すように、本発明のＤＲＡＭは単
結晶珪素からなるｐ型半導体基板２１の表面に形成され
る。ｐ型半導体基板２１は、（１００）結晶面を素子形
成面として使用し、例えば、８〜１２［Ω／ｃｍ］程度
の比抵抗を有する。メモリセルはｐ型半導体基板２１の
表面に形成されたメモリセル選択用ＭＩＳＦＥＴと情報
蓄積用容量素子との直列回路で構成される。

【００４４】メモリセル選択用ＭＩＳＦＥＴは、ゲート
絶縁膜３５上にワード線３６と一体に構成されたゲート
電極３６と、ゲート電極３６に対して自己整合で形成さ
れたｎ型半導体領域ＳＲとを有する。このｎ型半導体領
域ＳＲはメモリセル選択用ＭＩＳＦＥＴのソース領域、
ドレイン領域のいずれかの機能を有する。また、このメ
モリセル選択用ＭＩＳＦＥＴは０．５〜１．０［Ｖ］の
しきい値電圧に設定される。

【００４５】情報蓄積用容量素子は、ｐ型半導体基板２
１に形成された細孔２８の中に酸化珪素膜からなる絶縁
膜２９を介して形成されたプレート電極３０、ノード電
極３３及び誘電体膜３２を有する。ノード電極３３はメ
モリセル選択用ＭＩＳＦＥＴのソース領域、ドレイン領
域のいずれか一方とポリシリコン層からなる第１の接続
用電極４２を介して接続される。本発明の情報蓄積用容
量素子は、細孔２８の断面形状が方形状に構成され、こ
の細孔２８の側壁、底部の夫々に対応する位置において
、ｐ型半導体基板２１の表面を情報蓄積用容量素子の電
極として使用していない。つまり、プレート電極３０は
例えば１／２Ｖｃｃ（１．６５［Ｖ］）の電圧が印加さ
れるが、細孔２８の側壁の絶縁膜２９はメモリセル選択
用ＭＩＳＦＥＴのゲート絶縁膜３５の　３．３（１．６
５／０．５）倍以上の膜厚を持つように設定される。換
言すれば、絶縁膜２９は、細孔２８の側壁のｐ型半導体
基板２１の表面にプレート電極３０の電界がかかった場
合にも、このｐ型半導体基板２１の表面に反転層が形成
されない膜厚で形成される。例えば、本実施例では、ゲ
ート絶縁膜３５は１１〜１２［ｎｍ］程度の膜厚である
ので、絶縁膜２９は５０［ｎｍ］程度の膜厚で形成され
る。

【００４６】このように、本実施例のメモリセルでは細
孔２８のｐ型半導体基板２１の表面を容量電極として使
用しないので、アルファ線ソフトエラーに対して強く、
かつ情報蓄積用容量素子間のリーク電流を防止できるの
で、低消費電力のＤＲＡＭが実現できる。

【００４７】また、情報蓄積用容量素子のノード電極３
３はメモリセル選択用ＭＩＳＦＥＴのソース領域、ドレ
イン領域のいずれかの一方とポリシリコン層からなる第
１の接続用電極４２を介してｐ型半導体基板２１の表面
において接続されるので、その接続は容易かつ安定であ
り、接続抵抗も小さくできる。さらに、第１の接続用電
極４２はワード線に対して自己整合で形成されているの
で、メモリセルを縮小できる。

【００４８】また、メモリセルの下部において、ｐ型半
導体基板２１の内部にはこのｐ型半導体基板２１よりも
高不純物濃度のｐ型半導体層２５が構成される。このｐ
型半導体層２５は、メモリセルの周囲において、素子分
離用絶縁膜２４に接して形成される。ｐ型半導体層２５
は、素子分離用絶縁膜２４の下部では素子間を分離し、
素子間のリーク電流を防止するチャンネルストッパとし
て機能する。さらに、ｐ型半導体層２５は、細孔２８の
側壁に形成された絶縁膜２９に接しているので、プレー
ト電極３０に所定の電位が印加されることによって、細
孔２８の側壁において、ｐ型半導体基板２１の表面に形
成される空乏層内で発生する電子−正孔対のうちの電子
がｎ型半導体領域ＳＲに流れ込むことによって生じるリ
ーク電流を防止できる。これは、ｐ型半導体基板２１の
細孔２８の側壁の表面とメモリセル選択用ＭＩＳＦＥＴ
のｎ型半導体領域ＳＲとがｐ型半導体層２５で分離され
ているからである。つまり、ｐ型半導体層２５は電子の
流れ込みをブロック（ポテンシャルバリアを形成）でき
る。

【００４９】また、第２の接続用電極４７は、サイドウ
ォールスペーサ４６を介して、ゲート電極（ワード線）
３６に対して自己整合で形成されるので、メモリセルの
縮小を実現できる。

【００５０】また、データ線５１とｎ型半導体領域ＳＲ
との接続をポリシリコン層からなる第２の接続用電極４
７を介して行っているので、データ線５１の材料として
タングステン等の金属層を用いることができる。タング
ステン層は、アルミニウムよりもステップカバレッジが
良好なので、ステップカバレッジが良好でかつ低抵抗の
データ線５１を形成できる。

【００５１】また、情報蓄積用容量素子の電極がｐ型半
導体基板２１内の細孔２８の中に形成されているため、
その上方に位置する配線層は微細かつ高精度に形成でき
る。

【００５２】また、図１のＩＩ−ＩＩ切断線で切った断
面においては第２の配線層５５はその一部を省略してあ
るので存在しないが、図２では第２の配線層５５がある
ものと仮定し、図２においては第２の配線層５５を示す
。

【００５３】次に、第３の配線層５９はシャント用ワー
ド線（ＷＬ）５９であり、アルミニウム層若しくはアル
ミニウム層を主体とする複合層で構成される。ワード線
３６は、メモリマットＭＡＴ端部において、シャント用
ワード線５９に接続される。なお、この接続方法につい
ては、後述する。

【００５４】ここで、説明をしていない層については後
述する製造方法の欄において説明する。

【００５５】次に、図２乃至図１３を用いて本発明のＤ
ＲＡＭ、特にメモリセルの製造方法について説明する。

【００５６】まず、単結晶珪素からなるｐ型半導体基板
２１を準備する。

【００５７】次に、ｐ型半導体基板２１の主面上に酸化
珪素膜２２、窒化珪素膜２３を順次形成する。酸化珪素
膜２２は、約９００〜１０００［℃］程度の高温のスチ
ーム酸化により形成し、例えば２０〜４０［ｎｍ］程度
の膜厚で形成する。窒化珪素膜２３は、例えば、ＣＶＤ
法により堆積させ、４０〜６０［ｎｍ］程度の膜厚で形
成する。

【００５８】次に、図３に示すように、フォトリソグラ
フィ技術及びエッチング技術により、素子分離用絶縁膜
２４を形成する部分の窒化珪素膜２３に開口を形成する
。この後、図４に示すように、例えば、１０５０〜１１
５０［℃］程度の高温で熱酸化処理をすることにより、
厚さ４００〜５００［ｎｍ］程度の素子分離用絶縁膜２
４を形成できる。

【００５９】次に、同図４に示すように、窒化珪素膜２
３を除去した後に、ｐ型半導体基板２１の全面に素子分
離用絶縁膜２４を通してボロンをイオン打ち込みし、ｐ
型半導体領域２５を形成する。このｐ型半導体領域２５
は、ドーズ量１０１２〜１０１３［ａｔｏｍｓ／ｃｍ２
］で不純物濃度１０１７〜１０１８［ａｔｏｍｓ／ｃｍ
３］に設定され、素子分離用絶縁膜２４の下に接する程
度のエネルギーでイオン打ち込みを行い形成される。こ
のような条件でイオン打ち込みをすると、素子分離用絶
縁膜２４のない領域のｐ型半導体領域２５は、素子分離
用絶縁膜２４がある領域のｐ型半導体領域２５よりも深
い位置に形成される。

【００６０】なお、このｐ型半導体領域２５は、周辺回
路部及びメモリセル部の素子分離領域のリーク電流を防
止するとともに、後に形成される細孔２８の側壁におい
て、寄生的に形成される　　ｇａｔｅｄ　ｄｉｏｄｅ　
によるリーク電流を防止するために形成される。

【００６１】次に、ｐ型半導体基板２１の表面の酸化珪
素膜２２を除去し、同図４に示すように、その後で再度
酸化し、酸化珪素膜２６を２０［ｎｍ］程度の膜厚で形
成する。

【００６２】次に、後の細孔２８の形成の際のエッチン
グマスクとしての窒化珪素膜２７を２００〜４００［ｎ
ｍ］程度の膜厚で形成する。その後、図５に示すように
、フォトリソグラフィ技術及びエッチング技術により、
窒化珪素膜２７の細孔の形成部を除去し、窒化珪素膜２
７、又は窒化珪素膜２７及び窒化珪素膜２７のパターン
ニング用のレジスト膜をマスクにエッチングを行い、ｐ
型半導体基板２１の表面からの深さが３〜５［μｍ］の
細孔２８を形成する。この細孔２８は、素子分離用絶縁
膜２４の端部にかかるように、つまり素子分離用絶縁膜
２４のバーズビークを除去するように形成する。細孔２８はドライエッチング技術により形成され、細孔
２８は半導体基板２１の主面に対してほぼ垂直な側面を
有する。

【００６３】次に、細孔２８の表面を熱酸化し、熱酸化
珪素膜を３０［ｎｍ］程度の膜厚で形成する。この熱酸
化珪素膜は窒化珪素膜２７を除去する際に使用する熱リ
ン酸から細孔２８の表面を保護するためのものである。つまり、熱酸化珪素膜は、熱リン酸に含まれるリンすな
わちｎ型不純物がｐ型半導体基板２１の表面に入り、ｎ
型の不純物層が形成されるのを防止できる。

【００６４】次に、窒化珪素膜２７を除去し、図６に示
すように、ＣＶＤ法により絶縁膜２９、例えば酸化珪素
膜を５０［ｎｍ］程度の膜厚で形成する。

【００６５】次に、情報蓄積用容量素子の一方の電極、
つまりプレート電極３０となる第１層目のポリシリコン
層３０を３０〜１００［ｎｍ］程度の膜厚で形成する。ここでは、ドープドポリシリコン層を用いるが、ノンド
ープのポリシリコン層を形成した後にリン又はヒ素を導
入しても良い。以下の工程において、ポリシリコン層は
この工程と同様にドープドポリシリコン層を用いるが、
ノンドープのポリシリコン層への置き換えは可能である
。この工程、以下の工程の夫々で形成されるポリシリコ
ン層には約１０２０［ａｔｏｍｓ／ｃｍ３］程度のリン
又はヒ素が導入される。

【００６６】次に、フォトリソグラフィ技術により、ポ
リシリコン層３０をパターンニングするが、この時に使
用するマスクのパターンは前述の図１に示すプレート電
極３０のパターンに対応している。つまり、図７に示す
ように、例えばデータ線５１方向に隣接する２つのメモ
リセルの夫々の２つの細孔２８にかかるようなパターン
で露光し、露光されていない領域でも細孔２８内にはフ
ォトレジスト膜３１が残るように現像し、図７に示すよ
うなフォトレジスト膜３１のパターンを形成する。図７
において、例えば、２つの細孔２８の間の部分に突出し
て残ったフォトレジスト膜３１が露光した部分であり、
その横に残ったフォトレジスト膜３１は露光されていな
いが、現像条件をコントロールすることにより残したフ
ォトレジスト膜３１である。この現像条件をコントロー
ルして残したフォトレジスト膜３１の表面はｐ型半導体
基板２１の表面よりも低い位置に設定される。このよう
なパターンを有するフォトレジスト膜３１をマスクとし
、ポリシリコン層３０をエッチングし、図７に示すよう
なパターンを有するプレート電極３０を形成する。

【００６７】次に、図８に示すように、情報蓄積用容量
素子の誘電体膜３２となる窒化珪素膜を４〜１０［ｎｍ
］程度の膜厚で堆積し、その表面を酸化することによっ
て酸化珪素膜を１〜３［ｎｍ］程度の膜厚に形成する。つまり、誘電体膜３２は窒化珪素膜／酸化珪素膜の２層
膜で形成される。この誘電体膜３２としては窒化珪素膜
の下に酸化珪素膜を１〜３［ｎｍ］程度の膜厚に形成し
た酸化珪素膜／窒化珪素膜／酸化珪素膜からなる３層膜
を用いても良い。この場合、中央の窒化珪素膜及び上層
の酸化珪素膜の膜厚は前記２層膜の場合と同様とする。

【００６８】次に、同図８に示すように、情報蓄積用容
量素子の他方の電極、つまりノード電極３３となる第２
層目のポリシリコン層３３を３００〜１０００［ｎｍ］
程度の膜厚に形成する。この時、細孔２８の中はこのポ
リシリコン層３３で埋ってしまう。

【００６９】次に、エッチバックを行い、ポリシリコン
層３３の表面がｐ型半導体基板２１の表面とほぼ同一面
になるようにする。

【００７０】次に、熱酸化を行い、ポリシリコン層３３
の表面に酸化膜を形成する。これは、ポリシリコン層３
３のエッチバックの際にポリシリコン層３３の表面に位
置する誘電体膜３２にピンホール等が発生している可能
性があるからである。つまり、ポリシリコン層３３の表
面に酸化膜を形成して、情報蓄積用容量素子の誘電体膜
３２の耐圧劣化を防止するものである。

【００７１】次に、ＣＶＤ法により絶縁膜３４例えば酸
化珪素膜を堆積し、同図８に示すように、細孔２８を覆
うようなパターンでフォトリソグラフィ技術及びエッチ
ング技術により絶縁膜３４を加工する。この絶縁膜３４
はノード電極３３とその上に形成されるワード線３６と
を絶縁するための層である。

【００７２】次に、ｐ型半導体基板２１の表面の酸化珪
素膜２６を除去し、図９に示すように、熱酸化により新
たにゲート絶縁膜３５となる酸化珪素膜を１１〜１２［
ｎｍ］程度の膜厚に形成する。

【００７３】次に、ゲート電極３６及びワード線３６と
なる第３層目のポリシリコン層３６を５０〜３００［ｎ
ｍ］程度の膜厚に堆積し、その上に絶縁膜３７、例えば
酸化珪素膜を１００〜３００［ｎｍ］程度の膜厚に堆積
する。そして、この両者を前述の図１に示すワード線３
６のパターンにフォトリソグラフィ技術及びエッチング
技術により加工する。

【００７４】次に、メモリセル選択用ＭＩＳＦＥＴのソ
ース領域及びドレイン領域を形成するために、リン又は
ヒ素を１０１２〜１０１３［ａｔｏｍｓ／ｃｍ２］程度
のドーズ量でイオン打ち込みし、ゲート電極（ワード線
）３６に対して自己整合でｎ型半導体領域ＳＲを形成す
る。

【００７５】次に、同図９に示すように、ＣＶＤ法によ
り絶縁膜３８例えば酸化珪素膜を全面に５０〜３００［
ｎｍ］程度の膜厚に堆積する。

【００７６】次に、図１０に示すように、情報蓄積用容
量素子のノード電極３３とメモリセル選択用ＭＩＳＦＥ
Ｔのソース領域又はドレイン領域とを接続する開口３９
を形成するためのパターンを有するフォトレジスト膜４
０をフォトリソグラフィ技術により形成し、このフォト
レジスト膜４０をマスクにＲＩＥ等の異方性のドライエ
ッチングをおこなう。このエッチング工程では、絶縁膜
３４及び絶縁膜３８の合計膜厚分のエッチングを行う。このエッチングにおいて、ゲート電極３６の上、ワード
線３６の上の夫々の絶縁膜３７も同時にエッチングされ
るので、ゲート電極３６、ワード線３６のいずれの表面
もが露出しないように、絶縁膜３７は絶縁膜３４及び３
８の合計膜厚よりも厚く形成しておくことが必要である
。この開口３９の形成によって、ノード電極３３及びｎ
型半導体領域ＳＲの表面が露出される。そして、ゲート
電極３６、ワード線３６の夫々の側壁には絶縁膜３８か
らなるサイドウォールスペーサ４１が形成される。

【００７７】次に、フォトレジスト膜４０を除去した後
に、図１１に示すように、情報蓄積用容量素子のノード
電極３３とメモリセル選択用ＭＩＳＦＥＴのソース領域
、ドレイン領域ＳＲのいずれかとを接続する第４層目の
ポリシリコン層を５０〜１００［ｎｍ］程度の膜厚に堆
積する。そして、フォトリソグラフィ技術及びエッチン
グ技術により、ポリシリコン層の端部がゲート電極３６
上及びワード線３６上に位置するようにパターンニング
し、第１の接続用電極４２を形成する。この第１の接続
用電極４２はゲート電極３６、ワード線３６の夫々に対
してセルフアライメントで形成される。また、ｐ型半導
体基板２１の表面において、情報蓄積用容量素子のノー
ド電極３３とメモリセル選択用ＭＩＳＦＥＴのソース領
域、ドレイン領域ＳＲのいずれかとの接続を取ることが
できるので、製造方法が容易になると同時に低抵抗の安
定した接続を得ることができる。

【００７８】次に、ＣＶＤ法によりｐ型半導体基板２１
の全面に絶縁膜４３例えば酸化珪素膜を５０〜１５０［
ｎｍ］程度の膜厚に堆積する。次に、フォトリソグラフ
ィ技術によりフォトレジスト膜４４を図１２に示すよう
なパターンに加工する。つまり、フォトレジスト膜４４
は、メモリセル選択用ＭＩＳＦＥＴのソース領域、ドレ
イン領域ＳＲのいずれかのデータ線５１に接続される側
のｎ型半導体領域ＳＲの表面を開口するためのパターン
で形成される。この後に、図１２に示すパターンを有す
るフォトレジスト膜４４をマスクにＲＩＥ等の異方性の
ドライエッチングを施し、開口４５を形成する。この時
、ゲート電極３６及びその上の絶縁膜３７の側壁には絶
縁膜３８及び４３からなるサイドウォールスペーサ４６
が形成される。

【００７９】次に、第５層目のポリシリコン層を５０〜
５００［ｎｍ］程度の膜厚に堆積する。このポリシリコ
ン層はリン又はヒ素のドープドポリシリコン層としたが
、前述のようにノンドープのポリシリコン層を堆積した
後にリン又はヒ素を導入しても良い。そして、絶縁膜４
３に設けた開口４５よりもやや大きめのパターンで第５
層目のポリシリコン層をフォトリソグラフィ技術及びエ
ッチング技術により加工し、第２の接続用電極４７を形
成する。この第２の接続用電極４７はゲート電極３６、
ワード線３６のいずれに対してもセルフアライメントで
形成される。

【００８０】次に、前述の図２に示すように、第１の層
間絶縁膜を形成する。この第１の層間絶縁膜は、例えば
無機シランガス及び酸化窒素ガスをソースガスとするＣ
ＶＤ法で形成される酸化珪素膜４８とその上層のＢＰＳ
Ｇ膜４９の２層膜からなる。酸化珪素膜４８は３０〜１
００［ｎｍ］程度の膜厚とし、ＢＰＳＧ膜４９は２０〜
１０００［ｎｍ］程度の膜厚とする。さらに、ＢＰＳＧ
膜４９は、窒素ガス雰囲中において、約８００［℃］以
上の温度でフローが施され、その表面が平坦化される。また、表面の平坦性を高くしようとする場合、ＢＰＳＧ
膜４９を厚く形成するが、その場合にはフローをした後
、エッチバックをして仕上がり寸法２００〜５００［ｎ
ｍ］程度とする。

【００８１】次に、第１の層間絶縁膜に開口５０を形成
する。この開口５０は、データ線５１をメモリセル選択
用ＭＩＳＦＥＴに接続するためのもので、第２の接続用
電極４７の表面が露出される。

【００８２】次に、データ線５１となる第１の配線層５
１を形成する。第１の配線層５１はタングステン層、又
はＳｉ及びＣｕを含有するアルミニウム層からなる。タ
ングステン層の場合には、スパッタ法で形成したタング
ステン層とＣＶＤ法で形成したタングステン層の２層膜
からなり、両者の膜厚合計は５０〜５００［ｎｍ］程度
とする。

【００８３】次に、第２の層間絶縁膜を形成する。第２
の層間絶縁膜は積層された３層の酸化珪素膜５２、５３
及び５４からなる。下層及び上層の酸化珪素膜５２、５
４の夫々はテトラエソキシシランガスをソースガスとす
るプラズマＣＶＤ法で形成され、その膜厚は両者ともに
５０〜５００［ｎｍ］程度とする。中間層の酸化珪素膜
５３は、ＳＯＧと呼ばれる絶縁膜であり、数回の回転塗
布とベーク処理（約４５０［℃］程度）の繰り返しによ
り形成され、さらにエッチバックにより段差部にのみ残
るように形成される。

【００８４】次に、第２の層間絶縁膜に開口を形成し、
その後、カラムセレクト信号線（ＹＳＬ）となる第２の
配線層５５を形成する。第２の配線層５５はタングステ
ン層、又はＳｉ及びＣｕを含有するアルミニウム層から
なる。タングステン層の場合には、スパッタ法で形成し
たタングステン層とＣＶＤ法で形成したタングステン層
の２層膜からなり、両者の膜厚合計は５０〜８００［ｎ
ｍ］程度とする。

【００８５】次に、第３の層間絶縁膜を形成する。第３
の層間絶縁膜は積層された３層の酸化珪素膜５６、５７
及び５８からなる。下層及び上層の酸化珪素膜５６、５
８の夫々はテトラエソキシシランガスをソースガスとす
るプラズマＣＶＤ法で形成され、その膜厚は両者ともに
５０〜５００［ｎｍ］程度とする。中間層の酸化珪素膜
５７は、ＳＯＧと呼ばれる絶縁膜であり、数回の回転塗
布とベーク処理（約４５０［℃］程度）の繰り返しによ
り形成され、さらにエッチバックにより段差部にのみ残
るように形成される。ただし、図２において、メモリセ
ル上では第２の層間絶縁膜の平坦化がなされているため
、中間層の酸化珪素膜５７は存在せず、したがってこの
中間層の酸化珪素膜５７は図示されていない。

【００８６】次に、第３の層間絶縁膜に開口を設け、そ
の後、シャント用ワード線５９となる第３の配線層５９
を形成する。この第３の配線層５９は、Ｓｉ及びＣｕを
含有するアルミニウム層、又はタングステン層で形成す
る。本実施例ではアルミニウム層とし、その膜厚は５０
〜１０００［ｎｍ］程度とする。タングステン層を用い
る場合においても、同様の膜厚とし、スパッタ法による
タングステン層とＣＶＤ法によるタングステン層との積
層膜とする。

【００８７】次に、ファイナルパッシベーション膜を形
成する。このファイナルパッシベーション膜は、下層の
配線層等の保護を目的とし、例えばＰＳＧ層６０、プラ
ズマＣＶＤ法で形成した窒化珪素膜６１、ポリイミド樹
脂膜６２で形成される。ここで、ＰＳＧ膜６０は１００
〜１０００［ｎｍ］程度、窒化珪素膜６１は５００〜２
０００［ｎｍ］程度、ポリイミド樹脂膜６２は５〜５０
［μｍ］程度（キュア後の膜厚）とする。このポリイミ
ド樹脂膜６２はアルファ線を遮断するために設けられて
いる。

【００８８】以上の工程により、図２に示すＤＲＡＭは
完成する。

【００８９】次に、図１４を用いてメモリマット周辺の
プレート電極の形状について説明する。

【００９０】図１４において、ＭＡＴ０１，ＭＡＴ１１
，ＭＡＴ２１，ＭＡＴ０２，ＭＡＴ１２，ＭＡＴ２２，
ＭＡＴ０３，ＭＡＴ１３，ＭＡＴ２３はメモリマットを
示す。メモリマットＭＡＴはデータ線ＤＬ、ワード線Ｗ
Ｌ及びメモリセルからなる。例えば、メモリマットＭＡ
Ｔ１１とＭＡＴ１２の間にはセンスアンプ回路ＳＡ１１
，ＳＡ１２，ＳＡ１３，ＳＡ１４…が配置されている。これらのセンスアンプ回路ＳＡはメモリマットＭＡＴ１
１とＭＡＴ１２のデータ線ＤＬに共通に接続されている
。また、前述したように、４本のデータ線ＤＬで単位ブ
ロックを構成し、単位ブロック内の４本のデータ線ＤＬ
は２組のデータ線対を構成し、かつ４本のデータ線ＤＬ
は互いに入り組んでいる。

【００９１】メモリマットＭＡＴの列方向の端部にはワ
ードドライバー回路ＷＤ及びロウデコーダ回路Ｘ−ＤＥ
Ｃが配置される。ワードドライバー回路ＷＤにはシャン
ト用ワード線ＷＬ２１，ＷＬ２２，ＷＬ２３，…，ＷＬ
２８が接続される。各メモリマットＭＡＴにはワード線
ＷＬ０２１，ＷＬ０２２，…，ＷＬ１２１，ＷＬ１２２
，…，ＷＬ２２１，ＷＬ２２２，…等が配置される。ここで、メモリマットＭＡＴ０２内のワード線ＷＬ０２
１、ＷＬ０２２の夫々はメモリマットＭＡＴ０２とワー
ドドライバー回路ＷＤとの間の領域でシャント用ワード
線ＷＬ２１、ＷＬ２２の夫々に夫々接続される。メモリ
マットＭＡＴ０２のワード線ＷＬ０２３とメモリマット
ＭＡＴ１２のワード線ＷＬ１２３とは一体に構成され、
同様にメモリマットＭＡＴ０２のワード線ＷＬ０２４と
メモリマットＭＡＴ１２のワード線ＷＬ１２４とは一体
に構成される。この一体に構成されたワード線ＷＬ０２
３及びＷＬ１２３、ワード線ＷＬ０２４及びＷＬ１２４
の夫々は、メモリマットＭＡＴ０２とＭＡＴ１２との間
の領域において、シャント用ワード線ＷＬ２３、ＷＬ２
４の夫々に夫々接続される。

【００９２】ここで、ワード線ＷＬ１２１，ＷＬ１２２
等は第３層目のポリシリコン層（３６）で構成されてお
り、シャント用ワード線ＷＬ２１，ＷＬ２２等は第３の
配線層（５９）で構成されている。したがって、図１４
には示していないが、両者の接続には第１の配線層（５
１）及び第２の配線層（５５）を間に介在している。

【００９３】また、メモリマットＭＡＴ１２、ＭＡＴ１
３の夫々の間には４本のデータ線ＤＬに対して１本あた
りの割合でカラムセレクト信号線ＹＳＬ１１，ＹＳＬ１
２，…が延在する。このカラムセレクト信号線ＹＳＬ１
１，ＹＳＬ１２，…は第２の配線層（５５）で構成され
る。

【００９４】前述の図１に示すように、プレート電極３
０はメモリマットＭＡＴ１２内において斜め方向に延在
し、プレート電極３０の端部は、メモリマットＭＡＴ１
２端部において、共通プレート電極３３０を介在して、
互いに接続される。この共通プレート電極３３０はメモ
リマットＭＡＴ１２、ＭＡＴ０２、ＭＡＴ２２、ＭＡＴ
１３等において一体に構成される。しかし、センスアン
プ回路ＳＡの両端のメモリマットＭＡＴ１１、ＭＡＴ１
２の夫々の間において、共通プレート電極３３０は互い
に分離され独立に構成される。

【００９５】この共通プレート電極３３０はプレート電
極３０と同一の第１層目のポリシリコン層で形成される
。したがって、メモリマットＭＡＴ１２とメモリマット
ＭＡＴ０２、ＭＡＴ２２の夫々との間、及びメモリマッ
トＭＡＴ０２とワードドライバー回路ＷＤとの間におい
て、共通プレート電極３３０は第２の配線層（５５）Ｓ
Ｌでシャントされている。同図１４中、三角形を付した
部分は第２の配線層ＳＬと共通プレート電極３３０との
接続部分であり、この接続は第１の配線層（５１）を介
在しておこなう。また、この接続はワード線ＷＬとシャ
ント用ワード線ＷＬとの接続部の間の領域において行わ
れる。

【００９６】さらに、メモリマットＭＡＴ１２、ＭＡＴ
１３の夫々の間の領域においては、共通プレート電極３
３０の上に第３の配線層（５９）ＴＬを延在させ、共通
プレート電極３３０をシャントしている。このシャント
として使用される第３の配線層ＴＬは、同図１４中、四
角形を付した部分つまりカラムセレクト信号線ＹＳＬ１
１，ＹＳＬ１２，…の夫々の間の領域において、第１の
配線層（５１）及び第２の配線層（５２）を介在し、共
通プレート電極３３０に接続される。また、第２の配線
層ＳＬと第３の配線層ＴＬとの交点においては、両者は
接続される。そして、第２の配線層ＳＬ及び第３の配線
層ＴＬには１／２Ｖｃｃの固定電位例えば　１．６５［
Ｖ］が印加される。

【００９７】このように、メモリマットＭＡＴの周辺に
はプレート電極３０若しくは共通プレート電極３３０の
電位変動を低減する手段が施されている。

【００９８】以上の説明から明らかなように、本実施例
によれば、次のような効果が得られる。

【００９９】（１）ＤＲＡＭにおいて、情報蓄積用容量
素子の上方の絶縁膜の表面段差を低減し、微細配線を形
成できる。

【０１００】（２）ＤＲＡＭにおいて、情報蓄積用容量
素子のリーク電流を低減でき、低消費電力を実現できる
。

【０１０１】（３）ＤＲＡＭにおいて、アルファ線ソフ
トエラーに対して強いメモリセルを実現できる。

【０１０２】（４）ＤＲＡＭにおいて、メモリセル選択
用ＭＩＳＦＥＴと情報蓄積用容量素子との接続を容易に
し、安定な接続を得ることができる。

【０１０３】（５）ＤＲＡＭにおいて、その製造方法を
簡素化し、歩留まりの向上を達成できる。

【０１０４】（６）ＤＲＡＭにおいて、プレート電極の
電位を安定にでき、誤動作を防止できる。

【０１０５】（７）ＤＲＡＭにおいて、メモリセル選択
用ＭＩＳＦＥＴと情報蓄積用容量素子をワード線に対し
て自己整合の電極で接続できるので、メモリセルの縮小
化を実現できる。

【０１０６】（実　施　例　２）次に、本発明の第２実
施例について図１５乃至図２４を用いて説明する。

【０１０７】図２３はＤＲＡＭのメモリセルの断面構造
及び周辺回路のｐチャネルＭＩＳＦＥＴの断面構造を示
し（配線層は前述の実施例と同様であるので省略する）
、図２４はメモリセルの平面図を示す。なお、図２３に
示すメモリセルの断面構造は図２４のＩＩＩ−ＩＩＩ切
断線で切った部分に相当する。

【０１０８】図２３及び図２４に示すように、ＤＲＡＭ
のメモリセル選択用ＭＩＳＦＥＴと情報蓄積用容量素子
の接続は、細孔（トレンチ）１１０若しくは１１１の側
面におけるダイレクトコンタクトと半導体基板上の接続
用電極１２６とによって行われる。

【０１０９】次に、前記ＤＲＡＭの製造方法について説
明する。

【０１１０】まず、図１５に示すように、通常のＤＲＡ
Ｍの製造工程と同様の工程を行い、半導体基板にｐ型ウ
エル領域１００とｎ型ウエル領域１０１とを形成する。この後、素子分離用絶縁膜１０３、１０４及び１０５と
活性領域部分１０６、１０７及び１０８を形成する。こ
の後、必要に応じて素子分離用若しくはしきい値調整用
の不純物のイオン注入を行う。

【０１１１】次に、図１６に示すように、細孔型のＤＲ
ＡＭの製造工程と同様に、酸化珪素膜１１３を介在して
マスク材１０９を堆積した後に、情報蓄積用容量素子を
形成するための細孔１１０及び１１１を形成する。

【０１１２】次に、細孔１１０及び１１１の形成用マス
ク材１０９を除去した後、図１７に示すように、情報蓄
積用容量素子の分離用の酸化珪素膜１１２を熱酸化若し
くはＣＶＤ法、又はその両方を使用して形成する。この
後、半導体基板上の酸化珪素膜１１２をエッチバックに
より除去する。

【０１１３】次に、図１８に示すように、プレート電極
１１４の形成用のｎ型ポリシリコン層を堆積する。ｎ型
ドープのポリシリコン層を用いない場合は、ノンドープ
のポリシリコン層の堆積の後、リン又はヒ素のイオン注
入の手段によりｎ型にドーピングする。

【０１１４】次に、図１９に示すように、蓄積ノード電
極１１８のコンタクト形成部分１１５及び１１６のパタ
ーンニングを行い、この部分の情報蓄積用容量素子の分
離用の酸化珪素膜１１２及びプレート電極１１４のｎ型
ポリシリコン層を除去する。

【０１１５】次に、図２０に示すように、誘電体膜（キ
ャパシタ絶縁膜）１１７を形成した後、蓄積ノード電極
１１８の形成用のｎ型ドープポリシリコン層を堆積する
。この後、半導体基板の表面のポリシリコン層をエッチ
バックにより取り除く。

【０１１６】次に、図２１に示すように、ワード線（Ｗ
Ｌ又はパスゲート）と蓄積ノード電極１１８との間に層
間絶縁膜１１９を堆積する。この後、蓄積ノード電極１
１８の表面コンタクト部分１２０及び１２１と蓄積ノー
ド電極１１８のない部分の層間絶縁膜１１９を取り除く
。

【０１１７】次に、図２２に示すように、情報蓄積用容
量素子への電荷の書き込み及び読み出し用のメモリセル
選択用ＭＩＳＦＥＴ１２２及び周辺回路のｐチャネルＭ
ＩＳＦＥＴ１２３を形成する（同様に、周辺回路のｎチ
ャネルＭＩＳＦＥＴも形成される）。この時、メモリセ
ル選択用ＭＩＳＦＥＴ１２２等のゲート電極やワード線
の上部、側面の夫々に酸化珪素膜若しくは窒化珪素膜で
形成される絶縁膜１２４を形成する。同図２２において
、１２５はソース領域、ドレイン領域のいずれかに使用
されるｎ型半導体領域、１２７はソース領域、ドレイン
領域のいずれかに使用されるｐ型半導体領域である。また、メモリセル選択用ＭＩＳＦＥＴのソース領域、ド
レイン領域のいずれかのｎ型半導体領域１２５は蓄積ノ
ード電極１１８に直接々続される。

【０１１８】次に、図２３に示すように、蓄積ノード電
極１１８とメモリセル選択用ＭＩＳＦＥＴ１２２のソー
ス領域、ドレイン領域のいずれかのｎ型半導体領域１２
５との間を接続用電極１２６で接続する。接続用電極１
２６はｎ型ドープのポリシリコン層で形成される。

【０１１９】以下、通常のＤＲＡＭの形成方法と同様に
して、周辺回路のｐチャネルＭＩＳＦＥＴのソース領域
及びドレイン領域の高不純物濃度のｐ型半導体領域（ｎ
チャネルＭＩＳＦＥＴにおいては高不純物濃度のｎ型半
導体領域）を形成する。

【０１２０】以上の説明から明らかなように、本実施例
によれば、ＤＲＡＭにおいて、細孔（トレンチ）側面の
ダイレクトコンタクトと細孔上部での両方でのコンタク
トが取れるため、次のような効果が得られる。

【０１２１】（１）メモリセル選択用ＭＩＳＦＥＴと蓄
積ノード電極（ストレージノード）との接続を容易にで
きる。

【０１２２】（２）細孔側面での蓄積ノード電極自信で
のダイレクトコンタクトと半導体基板表面における接続
とを併用することにより、メモリセル選択用ＭＩＳＦＥ
Ｔと情報蓄積用容量素子（電荷蓄積用コンデンサ）のプ
レート電極の形成端とのマージンを確保しやすい。

【０１２３】以上、本発明者によってなされた発明を、
前記実施例に基づき具体的に説明したが、本発明は、前
記実施例に限定されるものではなく、その要旨を逸脱し
ない範囲において種々変更可能であることは勿論である
。

【０１２４】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。

【０１２５】（１）微細化配線を可能にした半導体集積
回路装置を提供できる。

【０１２６】（２）低消費電力の半導体集積回路装置を
提供できる。

【０１２７】（３）アルファ線ソフトエラーに対して強
い半導体集積回路装置を提供できる。

【０１２８】（４）製造歩留まりを向上できる半導体集
積回路装置の製造方法を提供できる。

【図面の簡単な説明】

【図１】本発明の実施例１であるＤＲＡＭのメモリセル
の要部平面図。

【図２】前記メモリセルの部分断面図。

【図３】前記メモリセルの第１製造工程での部分断面図
。

【図４】第２製造工程での部分断面図。

【図５】第３製造工程での部分断面図。

【図６】第４製造工程での部分断面図。

【図７】第５製造工程での部分断面図。

【図８】第６製造工程での部分断面図。

【図９】第７製造工程での部分断面図。

【図１０】第８製造工程での部分断面図。

【図１１】第９製造工程での部分断面図。

【図１２】第１０製造工程での部分断面図。

【図１３】第１１製造工程での部分断面図。

【図１４】前記ＤＲＡＭのメモリマットの周辺領域のプ
レート電極の形状を示す要部平面図。

【図１５】本発明の実施例２であるＤＲＡＭの第１製造
工程での部分断面図。

【図１６】第２製造工程での部分断面図。

【図１７】第３製造工程での部分断面図。

【図１８】第４製造工程での部分断面図。

【図１９】第５製造工程での部分断面図。

【図２０】第６製造工程での部分断面図。

【図２１】第７製造工程での部分断面図。

【図２２】第８製造工程での部分断面図。

【図２３】第９製造工程での部分断面図。

【図２４】前記ＤＲＡＭのメモリセルの要部平面図。

【符号の説明】

２１…半導体基板、２８，１１０，１１１…細孔、２４
，２９，３２，３４，３７，３８，４３，４８，４９，
５２，５３，５４，５６，５８，１１２，１１７，１１
９，１０３，１０４，１０５…絶縁膜、３０，３３，４
３，４７，１１４，１１８，１２６，３３０…電極、３
５…ゲート絶縁膜、３６…ゲート電極又はワード線、２
５，ＳＲ，１２５，１２７…半導体領域、５１，５５，
５９…配線、１００，１０１…ウエル領域、ＷＬ…ワー
ド線、ＤＬ…データ線。

Claims

【特許請求の範囲】

【請求項１】　　情報蓄積用容量素子とメモリセル選択
用ＭＩＳＦＥＴとが直列に接続されたメモリセルを複数
有する半導体集積回路装置において、下記の構成（ａ）
乃至（ｇ）を備える。（ａ）その主面に複数の細孔を有
する第１導電型の半導体基板、（ｂ）前記細孔の底部及
び側壁に形成された第１の絶縁膜、（ｃ）前記第１の絶
縁膜上に形成された所定の固定電位が印加される第１の
電極、（ｄ）前記第１の電極の表面に形成された第２の
絶縁膜、（ｅ）前記第２の絶縁膜上に形成された第２の
電極、（ｆ）前記半導体基板の表面に第３の絶縁膜を介
して形成された第３の電極、（ｇ）前記第３の電極の両
端部であって、前記半導体基板の表面に形成された第２
導電型の第１半導体領域及び前記第２の電極と電気的に
接続される第２の半導体領域。
【請求項２】　　前記請求項１に記載の半導体集積回路
装置において、前記第１の絶縁膜は、前記第１の電極に
印加された固定電位によっては半導体基板の表面に反転
層が形成されない程度の膜厚を有する。
【請求項３】　　前記請求項２に記載の半導体集積回路
装置において、前記第３の電極は第１の方向に延在しワ
ード線を構成する、そして、前記第１の半導体領域には
データ線を構成する第１の配線が形成され、前記第１の
配線は前記第１の方向と直交する第２の方向に延在する
。
【請求項４】　　前記請求項３に記載の半導体集積回路
装置において、前記第１の配線は前記第１の半導体領域
と第４の電極を介して接続される。
【請求項５】　　前記請求項４に記載の半導体集積回路
装置において、前記第１の配線はタングステンからなり
、前記第４の電極はポリシリコンからなる。
【請求項６】　　前記請求項３に記載の半導体集積回路
装置において、前記第１の電極は、前記第１の方向に延
在する、前記第１の配線より上層に位置する第２の配線
に接続される。
【請求項７】　　前記請求項６に記載の半導体集積回路
装置において、前記第２の配線はアルミニウムを主体に
構成される。
【請求項８】　　前記請求項３に記載の半導体集積回路
装置において、前記第１の絶縁膜の厚さは前記第３の絶
縁膜の厚さのおよそ３倍以上で構成される。
【請求項９】　　前記請求項３に記載の半導体集積回路
装置において、前記半導体基板内に前記第１及び第２の
半導体領域の下に位置する第３の半導体領域が構成され
、前記第３の半導体領域は前記半導体基板と同一導電型
でかつ前記半導体基板よりも高不純物濃度であり、前記
細孔の側壁において前記第１の絶縁膜に接触する。
【請求項１０】　　前記請求項３に記載の半導体集積回
路装置において、前記第１の絶縁膜は前記細孔の側壁か
ら前記半導体基板の表面に達する。
【請求項１１】　　前記請求項１０に記載の半導体集積
回路装置において、前記第２の半導体領域は、前記半導
体基板の表面において、前記第１の絶縁膜に接する。
【請求項１２】　　前記請求項１１に記載の半導体集積
回路装置において、前記第２の電極と前記第２の半導体
領域とを前記半導体基板の表面において電気的に接続す
る第５の電極を備える。
【請求項１３】　　前記請求項１２に記載の半導体集積
回路装置において、前記第５の電極はポリシリコンから
なる。
【請求項１４】　　前記請求項３に記載の半導体集積回
路装置において、前記第１及び第２の方向に対し鋭角を
なす第３の方向に延在し、前記第２の方向に隣接する情
報蓄積用容量素子の第１の電極間を電気的に接続する帯
状の第６の電極を備える。
【請求項１５】　　前記請求項１４に記載の半導体集積
回路装置において、前記複数のメモリセルはメモリマッ
トを構成し、前記第６の電極は、前記メモリマットの端
部において、互いに第６の電極と同一層で電気的に接続
される。
【請求項１６】　　前記請求項１５に記載の半導体集積
回路装置において、前記第６の電極は、前記メモリマッ
トの端部において、前記第６の電極よりも低抵抗の層で
シャントされる。
【請求項１７】　　前記請求項１乃至請求項１６に記載
のいずれかの半導体集積回路装置において、前記細孔は
前記主面に対してほぼ垂直な側面を有する。
【請求項１８】　　メモリセル選択用ＭＩＳＦＥＴと情
報蓄積用容量素子とが直列に接続されたメモリセルを複
数有する半導体集積回路装置の製造方法において、下記
の工程（ａ）乃至（ｊ）を備える。（ａ）半導体基板の
表面に複数の細孔を形成する工程、（ｂ）前記細孔の底
部及び側壁に第１の絶縁膜を形成する工程、（ｃ）前記
第１の絶縁膜上に第１の電極を形成する工程、（ｄ）前
記第１の電極の表面に情報蓄積用容量素子の誘電体膜で
ある第２の絶縁膜を形成する工程、（ｅ）前記細孔を埋
めるように、前記第２の絶縁膜の上に第２の電極を形成
する工程、（ｆ）前記第２の電極上に、前記第２の電極
の一部が露出するように第３の絶縁膜を形成する工程、
（ｇ）前記半導体基板の表面に前記メモリセル選択用Ｍ
ＩＳＦＥＴのゲート絶縁膜である第４の絶縁膜を形成し
、前記第４及び第３の絶縁膜上に第３の電極を形成する
工程、（ｈ）前記第３の電極に対してセルフアライメン
トで前記半導体基板の表面に第１及び第２の半導体領域
を形成する工程、（ｉ）前記第３の電極の上及び側壁に
第５の絶縁膜を形成する工程、（ｊ）前記半導体基板の
表面において、前記第３の電極に対してセルフアライメ
ントで前記第２の半導体領域と前記第２の電極とを接続
するための第４の電極を形成する工程。