JPH0654884B2 - トランスバ−サルフイルタ制御回路 - Google Patents
トランスバ−サルフイルタ制御回路Info
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- JPH0654884B2 JPH0654884B2 JP11251186A JP11251186A JPH0654884B2 JP H0654884 B2 JPH0654884 B2 JP H0654884B2 JP 11251186 A JP11251186 A JP 11251186A JP 11251186 A JP11251186 A JP 11251186A JP H0654884 B2 JPH0654884 B2 JP H0654884B2
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- circuit
- signal
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、トランスバーサルフィルタを用いた自動波形
等化器、交差偏波間干渉補償器のトランスバーサルフィ
ルタ制御回路に関するものである。
等化器、交差偏波間干渉補償器のトランスバーサルフィ
ルタ制御回路に関するものである。
（従来の技術） 従来、トランスバーサルフィルタを用いた波形等化器、
交差偏波間干渉補償器について、そのタップ重み回路を
制御するトランスバーサルフィルタ制御回路には、第９
図に示すように主としてＺＦ(Zero-Forcing)法が用いら
れていた。第10図に示すように受信信号として２２＝４
値信号を例にとると、信号の極性を表すパス１の信号
（識別信号）と符号間干渉の方向を表すパス３の信号
（誤差信号）を識別回路から得て、クロック周期遅延回
路を通しそれぞれ異る周期間において識別信号と誤差信
号の積をとり、その出力を所要ビット分積分し、タップ
重み係数を決定するのがＺＦ法である。しかしＺＦ法に
は、符号間干渉が大きくなると制御の収束性が悪くまた
いったん非同期状態になると制御引込み範囲が狭く限ら
れ装置全体としての特性を劣化させるという欠点があ
る。この欠点は主として誤差信号の誤りに起因する場合
が多い。第10図の斜線の領域イにある信号は常に正の誤
差をもち、斜線領域ロにある信号は常に負の誤差をもつ
ことに着目して、正確な誤差情報の得られる領域の誤差
信号のみを用いる最大レベル誤差極性法（ＭＬＥ法）が
発明されており、このＭＬＥ法を用いれば上述の欠点を
除去することが可能となる。ＭＬＥ法は通常のＺＦアル
ゴリズムによる識別信号と誤差信号の乗算演算を行い、
そのうち最大レベル誤差領域の誤差情報に相当した時点
のみ誤差情報を採用し、その他の誤差領域では前の最大
レベル誤差領域にある誤差情報を保持するものである。
従って、同期引込み時または同期保持時の符号間干渉量
が大きい時にはＭＬＥ法が採用され、同期保持時の符号
間干渉量が小さいときＺＦ法が採用されるため、同期引
込み特性の良好なトランスバーサルフィルタ制御回路を
実現できるが、反面制御の応答性は改善されないという
欠点を有していた。
交差偏波間干渉補償器について、そのタップ重み回路を
制御するトランスバーサルフィルタ制御回路には、第９
図に示すように主としてＺＦ(Zero-Forcing)法が用いら
れていた。第10図に示すように受信信号として２２＝４
値信号を例にとると、信号の極性を表すパス１の信号
（識別信号）と符号間干渉の方向を表すパス３の信号
（誤差信号）を識別回路から得て、クロック周期遅延回
路を通しそれぞれ異る周期間において識別信号と誤差信
号の積をとり、その出力を所要ビット分積分し、タップ
重み係数を決定するのがＺＦ法である。しかしＺＦ法に
は、符号間干渉が大きくなると制御の収束性が悪くまた
いったん非同期状態になると制御引込み範囲が狭く限ら
れ装置全体としての特性を劣化させるという欠点があ
る。この欠点は主として誤差信号の誤りに起因する場合
が多い。第10図の斜線の領域イにある信号は常に正の誤
差をもち、斜線領域ロにある信号は常に負の誤差をもつ
ことに着目して、正確な誤差情報の得られる領域の誤差
信号のみを用いる最大レベル誤差極性法（ＭＬＥ法）が
発明されており、このＭＬＥ法を用いれば上述の欠点を
除去することが可能となる。ＭＬＥ法は通常のＺＦアル
ゴリズムによる識別信号と誤差信号の乗算演算を行い、
そのうち最大レベル誤差領域の誤差情報に相当した時点
のみ誤差情報を採用し、その他の誤差領域では前の最大
レベル誤差領域にある誤差情報を保持するものである。
従って、同期引込み時または同期保持時の符号間干渉量
が大きい時にはＭＬＥ法が採用され、同期保持時の符号
間干渉量が小さいときＺＦ法が採用されるため、同期引
込み特性の良好なトランスバーサルフィルタ制御回路を
実現できるが、反面制御の応答性は改善されないという
欠点を有していた。
（発明が解決しようとする問題点） 本発明の目的は、同期引込み特性および応答特性にすぐ
れ、すべてディジタル回路で構成するトランスバーサル
フィルタ制御回路を提供することにある。
れ、すべてディジタル回路で構成するトランスバーサル
フィルタ制御回路を提供することにある。
（問題点を解決するための手段） 本発明は、復調信号を十分な精度を有するＡ／Ｄ変換器
で識別し、その識別信号と誤差信号との積に対しＺＦ法
またはＭＺＦ法およびＭＬＥ法の両制御アルゴリズムの
切替機能を有し、かつ乗算出力を積分する可逆カウンタ
の段数を符号間干渉量の大小により自動的に切替えるシ
フトビットセレクト（ＳＢＳ）機能を備えたことを主要
な特徴とする。従来の技術に対して、ＺＦ法またはＭＺ
Ｆ法とＭＬＥ法の両機能を有し、かつ符号間干渉量を検
出し積分時定数を可変とするＳＢＳ機能を兼ねそなえて
いることが従来と異る。
で識別し、その識別信号と誤差信号との積に対しＺＦ法
またはＭＺＦ法およびＭＬＥ法の両制御アルゴリズムの
切替機能を有し、かつ乗算出力を積分する可逆カウンタ
の段数を符号間干渉量の大小により自動的に切替えるシ
フトビットセレクト（ＳＢＳ）機能を備えたことを主要
な特徴とする。従来の技術に対して、ＺＦ法またはＭＺ
Ｆ法とＭＬＥ法の両機能を有し、かつ符号間干渉量を検
出し積分時定数を可変とするＳＢＳ機能を兼ねそなえて
いることが従来と異る。
（実施例） まず、請求の範囲２について説明する。
第１図は本発明の第一の実施例の概略図であって、24は
復調信号入力端子、25はクロック入力端子、26は５ビッ
ト精度のＡ／Ｄ変換器、27〜32は遅延回路、33,34は重
み付け回路で（Ｃ-2〜Ｃ２タップ出力用の結線および重
み付け回路は省略）、パス１，パス２とパス１〜パス５
の情報を重み付け回路の入力する経路を示している。
復調信号入力端子、25はクロック入力端子、26は５ビッ
ト精度のＡ／Ｄ変換器、27〜32は遅延回路、33,34は重
み付け回路で（Ｃ-2〜Ｃ２タップ出力用の結線および重
み付け回路は省略）、パス１，パス２とパス１〜パス５
の情報を重み付け回路の入力する経路を示している。
第２図は本発明の第一の実施例を説明する原理図であっ
て、１タップ分の制御回路について示している。35はパ
ス１（識別信号）とパス３（誤差信号）の積をとる排他
的論理和回路、36は最大レベル誤差を判定する最大レベ
ル誤差判定回路、37はパス３，パス４，パス５の誤差情
報を用いて非同期を検出する非同期検出回路で例えば同
期時には“１”の情報を、非同期時には“０”の情報を
送出する。38は乗算演算の出力を入力として最大レベル
誤差判定回路36と非同期検出回路37により制御されるク
ロックで可逆カウンタへの乗算結果出力の送出、保留ま
たは可逆カウンタを駆動するクロックの停止機能を有す
るホールド回路、39はＡ／Ｄ変換器25出力の識別情報
（パス１，パス２）と誤差情報（パス３，パス４，パス
５）を入力として誤差が大きい場合には乗算結果出力の
積分時間を短くし、誤差が小さい場合すなわち定常状態
では乗算結果出力の積分時間を長くするように積分時定
数を制御するために可逆カウンタの入力桁の位置を自動
調整するシフトビット（ＳＢＳ）機能を有する回路、40
は可逆カウンタでディジタルの積分回路として使用し、
その段数はＳＢＳ制御回路によって制御される。
て、１タップ分の制御回路について示している。35はパ
ス１（識別信号）とパス３（誤差信号）の積をとる排他
的論理和回路、36は最大レベル誤差を判定する最大レベ
ル誤差判定回路、37はパス３，パス４，パス５の誤差情
報を用いて非同期を検出する非同期検出回路で例えば同
期時には“１”の情報を、非同期時には“０”の情報を
送出する。38は乗算演算の出力を入力として最大レベル
誤差判定回路36と非同期検出回路37により制御されるク
ロックで可逆カウンタへの乗算結果出力の送出、保留ま
たは可逆カウンタを駆動するクロックの停止機能を有す
るホールド回路、39はＡ／Ｄ変換器25出力の識別情報
（パス１，パス２）と誤差情報（パス３，パス４，パス
５）を入力として誤差が大きい場合には乗算結果出力の
積分時間を短くし、誤差が小さい場合すなわち定常状態
では乗算結果出力の積分時間を長くするように積分時定
数を制御するために可逆カウンタの入力桁の位置を自動
調整するシフトビット（ＳＢＳ）機能を有する回路、40
は可逆カウンタでディジタルの積分回路として使用し、
その段数はＳＢＳ制御回路によって制御される。
第３図は非同期検出回路37の構成図で、信号点の偏移方
向すなわち符号間干渉の方向を表すパス３およびその絶
対量を表すパス４，パス５を入力し、反転論理和回路4
6，論理積回路47，およびそれらの出力を入力とし論理
和回路48を通すことにより、その出力が“１”のとき符
号間干渉量は大となる。一方、出力が“０”のとき符号
間干渉量は小と判定できる。その出力信号をカウンタ49
〜52に入力し、出力＝“１”が例えば２４＝16タイムス
ロットのうち２タイムスロット以上存在すれば非同期状
態と判定し出力端子63には“０”が出力される。詳しく
は特願昭60−38925に述べられている。
向すなわち符号間干渉の方向を表すパス３およびその絶
対量を表すパス４，パス５を入力し、反転論理和回路4
6，論理積回路47，およびそれらの出力を入力とし論理
和回路48を通すことにより、その出力が“１”のとき符
号間干渉量は大となる。一方、出力が“０”のとき符号
間干渉量は小と判定できる。その出力信号をカウンタ49
〜52に入力し、出力＝“１”が例えば２４＝16タイムス
ロットのうち２タイムスロット以上存在すれば非同期状
態と判定し出力端子63には“０”が出力される。詳しく
は特願昭60−38925に述べられている。
第４図はＳＢＳ制御回路39の構成図で、(a)は誤差情報
パス３，パス４，パス５を用いてコントロール端子ＣＴ
１〜ＣＴ４に制御情報を出力する。(b)は識別情報パス
１，パス２を用いてコントロール端子ＣＴ５に制御情報
を出力する。ここでは可逆カウンタとして、16段から20
段まで段数を可変可能なものを考える。表１にコントロ
ール端子ＣＴ１〜ＣＴ５の出力に対応する可逆カウンタ
40の段数設定の一例を示す。
パス３，パス４，パス５を用いてコントロール端子ＣＴ
１〜ＣＴ４に制御情報を出力する。(b)は識別情報パス
１，パス２を用いてコントロール端子ＣＴ５に制御情報
を出力する。ここでは可逆カウンタとして、16段から20
段まで段数を可変可能なものを考える。表１にコントロ
ール端子ＣＴ１〜ＣＴ５の出力に対応する可逆カウンタ
40の段数設定の一例を示す。
例えば“パス３，パス４，パス５”が“111”で、“パ
ス１，パス２”が“11”の場合にはＣＴ１＝“０”，Ｃ
Ｔ２＝“０”，ＣＴ３＝“０”，ＣＴ４＝“１”，ＣＴ
５＝“０”となりカウンタの段数は16段に設定される。
ス１，パス２”が“11”の場合にはＣＴ１＝“０”，Ｃ
Ｔ２＝“０”，ＣＴ３＝“０”，ＣＴ４＝“１”，ＣＴ
５＝“０”となりカウンタの段数は16段に設定される。
第５図に可逆カウンタ40の構成図を示す。ＳＢＳ制御回
路の制御情報をＴ入力端子73〜77に入力し、最も符号間
干渉が小さい場合、すなわち可逆カウンタの段数は20段
となり、入力端子73〜77に全て“１”の情報が入りＴ−
フリップフロップは79から動作する。このとき十分長い
積分時間となり高精度な相関検出が可能となる。逆に符
号間干渉が最も大きい場合、すなわち可逆カウンタの段
数は16段となり、入力端子73〜77に“00001”の情報が
入りＴ−フリップフロップは83から動作する。このとき
積分時間は最も短くなり、応答速度は最も速くなる。78
端子には“up”又は“down”の制御信号を入力し、タッ
プ重み制御信号の必要な精度に応じて、カウンタの最上
位段から任意にＫビットとり出すことによりＫビット精
度を有するタップ重み制御信号を得ることができる。以
上は１タップ分のＫビット制御信号を作る制御回路につ
いて説明したが、一般にＮタップの場合では相対的にＴ
またはその整数倍異った時点で誤差信号と識別信号の乗
算演算を行うため、先に述べた回路がＮ個必要となるこ
とは明らかである。また第３図の非同期検出回路は第１
図の全体構成図において１個用意し、その制御信号を各
タップに分配しても良い。
路の制御情報をＴ入力端子73〜77に入力し、最も符号間
干渉が小さい場合、すなわち可逆カウンタの段数は20段
となり、入力端子73〜77に全て“１”の情報が入りＴ−
フリップフロップは79から動作する。このとき十分長い
積分時間となり高精度な相関検出が可能となる。逆に符
号間干渉が最も大きい場合、すなわち可逆カウンタの段
数は16段となり、入力端子73〜77に“00001”の情報が
入りＴ−フリップフロップは83から動作する。このとき
積分時間は最も短くなり、応答速度は最も速くなる。78
端子には“up”又は“down”の制御信号を入力し、タッ
プ重み制御信号の必要な精度に応じて、カウンタの最上
位段から任意にＫビットとり出すことによりＫビット精
度を有するタップ重み制御信号を得ることができる。以
上は１タップ分のＫビット制御信号を作る制御回路につ
いて説明したが、一般にＮタップの場合では相対的にＴ
またはその整数倍異った時点で誤差信号と識別信号の乗
算演算を行うため、先に述べた回路がＮ個必要となるこ
とは明らかである。また第３図の非同期検出回路は第１
図の全体構成図において１個用意し、その制御信号を各
タップに分配しても良い。
以上の説明では識別情報と誤差情報とは同一信号のもの
を用いる場合について述べた。すなわち線形等化器用の
トランスバーサルフィルタ制御回路の例である。
を用いる場合について述べた。すなわち線形等化器用の
トランスバーサルフィルタ制御回路の例である。
次に請求の範囲３について説明する。一般に識別情報と
誤差情報とは互いに別の信号であってもかまわず、例え
ば直交偏波（主偏波信号，異偏波信号）共用において、
主偏波信号の識別情報および誤差情報と異偏波信号の識
別情報について本発明を適用すれば交差偏波間干渉補償
器の制御回路を構成することができる。
誤差情報とは互いに別の信号であってもかまわず、例え
ば直交偏波（主偏波信号，異偏波信号）共用において、
主偏波信号の識別情報および誤差情報と異偏波信号の識
別情報について本発明を適用すれば交差偏波間干渉補償
器の制御回路を構成することができる。
第６図は本発明の第二の実施例を説明する原理図であっ
て、トランスバーサルフィルタ制御回路を用いて交差偏
波間干渉補償器を構成する場合で、109は主偏波用の復
調器、110は異偏波側の復調器、111,112はそれぞれＡ／
Ｄ変換器で、異偏波側から主偏波側への交差偏波干渉を
除去する場合、Ａ／Ｄ変換器112の出力をトランスバー
サルフィルタ114に入力し、制御情報として異偏波側の
識別情報（パス１′，パス２′）を前記制御回路115に
入力する。主偏波側の識別器111の出力とトランスバー
サルフィルタ114の出力を減算する減算器116の出力から
主偏波側の識別情報（パス１，パス２）と誤差情報（パ
ス３，パス４，パス５）を検出し前記制御回路115に入
力する。
て、トランスバーサルフィルタ制御回路を用いて交差偏
波間干渉補償器を構成する場合で、109は主偏波用の復
調器、110は異偏波側の復調器、111,112はそれぞれＡ／
Ｄ変換器で、異偏波側から主偏波側への交差偏波干渉を
除去する場合、Ａ／Ｄ変換器112の出力をトランスバー
サルフィルタ114に入力し、制御情報として異偏波側の
識別情報（パス１′，パス２′）を前記制御回路115に
入力する。主偏波側の識別器111の出力とトランスバー
サルフィルタ114の出力を減算する減算器116の出力から
主偏波側の識別情報（パス１，パス２）と誤差情報（パ
ス３，パス４，パス５）を検出し前記制御回路115に入
力する。
第７図は制御回路115の構成図で、主偏波側の誤差信号
パス３と異偏波側の識別信号パス１′の乗算演算を行い
可逆カウンタに入力される。ＳＢＳ制御回路に入力され
る信号は主偏波側の誤差情報パス３，パス４，パス５お
よび異偏波側の識別情報パス１′，パス２′であり、可
逆カウンタの段数切替は前述の等化器と同様である。
パス３と異偏波側の識別信号パス１′の乗算演算を行い
可逆カウンタに入力される。ＳＢＳ制御回路に入力され
る信号は主偏波側の誤差情報パス３，パス４，パス５お
よび異偏波側の識別情報パス１′，パス２′であり、可
逆カウンタの段数切替は前述の等化器と同様である。
第８図に本制御回路を用いた場合の効果の一例を示す。
第５図の交差偏波間干渉補償器において、ある一定の交
差偏波干渉を与え、従来のＺＦ法により制御した場合、
タップ係数の収束時間は600msである。一方、本発明原
理にもとづく回路を用いるとその収束時間は150msとな
り約４倍の速さで制御が収束しており、応答速度の高速
化を実現でき、本発明の有効性を確認できている。
第５図の交差偏波間干渉補償器において、ある一定の交
差偏波干渉を与え、従来のＺＦ法により制御した場合、
タップ係数の収束時間は600msである。一方、本発明原
理にもとづく回路を用いるとその収束時間は150msとな
り約４倍の速さで制御が収束しており、応答速度の高速
化を実現でき、本発明の有効性を確認できている。
（発明の効果） 以上説明したように、本トランスバーサルフィルタ制御
回路は、ＭＬＥ法とＺＦ法またはＭＬＥ法とＭＺＦ法の
両制御を自動的に選択する機能を有し、乗算器出力信号
を積分するための可逆カウンタに対し、識別情報および
誤差情報をもとに可逆カウンタの段数を可変し、誤差の
量が大きい場合には積分時間を短くし応答速度を速くす
る。一方、定常状態に近づくにつれ積分時間を長くし、
制御の安定化を図る。しかも、ＭＬＥ法とＺＦ法または
ＭＬＥ法とＭＺＦ法を併用することにより制御の引込み
範囲の拡大を実現可能なトランスバーサルフィルタ制御
回路を提供できる。
回路は、ＭＬＥ法とＺＦ法またはＭＬＥ法とＭＺＦ法の
両制御を自動的に選択する機能を有し、乗算器出力信号
を積分するための可逆カウンタに対し、識別情報および
誤差情報をもとに可逆カウンタの段数を可変し、誤差の
量が大きい場合には積分時間を短くし応答速度を速くす
る。一方、定常状態に近づくにつれ積分時間を長くし、
制御の安定化を図る。しかも、ＭＬＥ法とＺＦ法または
ＭＬＥ法とＭＺＦ法を併用することにより制御の引込み
範囲の拡大を実現可能なトランスバーサルフィルタ制御
回路を提供できる。
本発明の実施例は、クロック周期に相当する遅延量Ｔの
遅延回路を用いる通常のトランスバーサルフィルタを対
象として説明したが、遅延量はＴに限ったものでなく、
Ｔの分数Ｔ／ｎ（ｎ：自然数）の遅延回路で構成される
フラクショナルスペースを用いるトランスバーサルフィ
ルタに対しても本発明が実施可能なことは自明である。
遅延回路を用いる通常のトランスバーサルフィルタを対
象として説明したが、遅延量はＴに限ったものでなく、
Ｔの分数Ｔ／ｎ（ｎ：自然数）の遅延回路で構成される
フラクショナルスペースを用いるトランスバーサルフィ
ルタに対しても本発明が実施可能なことは自明である。
第１図は本発明によるトランスバーサルフィルタ制御回
路（７タップ）の構成図、第２図は本発明制御回路の実
施例（１タップ相当）、第３図は非同期検出回路の構成
図、第４図はＳＢＳ制御回路の構成図、第５図は可逆カ
ウンタの構成図、第６図は本発明を交差偏波間干渉補償
器に応用した場合の実施例、第７図は交差偏波間干渉補
償器に応用した場合の本発明制御回路の実施例、第８図
は本発明の効果を表している実測結果を示す図、第９図
は従来のＺＦ法によるトランスバーサルフィルタ制御回
路（７タップ構成）の構成図、第10図は４値振幅信号を
識別したときの入出力関係を示す図である。 １……復調信号入力端子、２……クロック入力端子、 ３……Ａ／Ｄ変換器、４〜９……遅延回路、 10〜16……排他的論理和回路、17〜23……積分回路、 24……復調信号入力端子、25……クロック入力端子、 26……Ａ／Ｄ変換器、27〜32……遅延回路、 33,34……タップ重み付け回路、 35……排他的論理和回路、 36……最大レベル誤差判定回路、 37……非同期検出回路、38……ホールド回路、 39……ＳＢＳ制御回路、40……可逆カウンタ、 41,45……論理積回路、42,43……反転論理和回路、 44……論理和回路、46……反転論理和回路、 47……論理積回路、48……論理和回路、 49〜56……Ｔ−フリップフロップ、 57……クロック信号入力端子、 58……多入力論理積回路、59……多入力論理和回路、 60……ホールド回路、61……遅延ゲート回路、 62……反転回路、63……出力端子、 64,65,71……排他的論理和回路、66……論理積回路、 67〜70,72……論理和回路、 73〜77……制御信号入力端子、 78……“up”，“down”制御信号入力端子、 79〜85……Ｔ−フリップフロップ、 86……反転回路、87〜104……否定論理積回路、 105〜108……論理和回路、 109……主偏波側復調器、110……異偏波側復調器、 111,112……Ａ／Ｄ変換器、 114……トランスバーサルフィルタ、 115……制御回路、116……減算器、 117……主偏波側復調信号入力端子、 118……異偏波側復調信号入力端子、 119……主偏波側再生クロック入力端子、 120……排他的論理和回路、121……ＳＢＳ制御回路。
路（７タップ）の構成図、第２図は本発明制御回路の実
施例（１タップ相当）、第３図は非同期検出回路の構成
図、第４図はＳＢＳ制御回路の構成図、第５図は可逆カ
ウンタの構成図、第６図は本発明を交差偏波間干渉補償
器に応用した場合の実施例、第７図は交差偏波間干渉補
償器に応用した場合の本発明制御回路の実施例、第８図
は本発明の効果を表している実測結果を示す図、第９図
は従来のＺＦ法によるトランスバーサルフィルタ制御回
路（７タップ構成）の構成図、第10図は４値振幅信号を
識別したときの入出力関係を示す図である。 １……復調信号入力端子、２……クロック入力端子、 ３……Ａ／Ｄ変換器、４〜９……遅延回路、 10〜16……排他的論理和回路、17〜23……積分回路、 24……復調信号入力端子、25……クロック入力端子、 26……Ａ／Ｄ変換器、27〜32……遅延回路、 33,34……タップ重み付け回路、 35……排他的論理和回路、 36……最大レベル誤差判定回路、 37……非同期検出回路、38……ホールド回路、 39……ＳＢＳ制御回路、40……可逆カウンタ、 41,45……論理積回路、42,43……反転論理和回路、 44……論理和回路、46……反転論理和回路、 47……論理積回路、48……論理和回路、 49〜56……Ｔ−フリップフロップ、 57……クロック信号入力端子、 58……多入力論理積回路、59……多入力論理和回路、 60……ホールド回路、61……遅延ゲート回路、 62……反転回路、63……出力端子、 64,65,71……排他的論理和回路、66……論理積回路、 67〜70,72……論理和回路、 73〜77……制御信号入力端子、 78……“up”，“down”制御信号入力端子、 79〜85……Ｔ−フリップフロップ、 86……反転回路、87〜104……否定論理積回路、 105〜108……論理和回路、 109……主偏波側復調器、110……異偏波側復調器、 111,112……Ａ／Ｄ変換器、 114……トランスバーサルフィルタ、 115……制御回路、116……減算器、 117……主偏波側復調信号入力端子、 118……異偏波側復調信号入力端子、 119……主偏波側再生クロック入力端子、 120……排他的論理和回路、121……ＳＢＳ制御回路。
Claims (3)
- 【請求項１】ディジタル通信方式において、 受信したディジタル信号１を識別するためのＡ／Ｄ変換
器１と、 別の受信ディジタル信号２を識別するためのＡ／Ｄ変換
器２と、 前記Ａ／Ｄ変換器１の出力のうち送信データの推定値か
ら得る誤差の極性信号と前記Ａ／Ｄ変換器２の出力から
得る識別の極性信号との乗算を行う乗算器と、 前記Ａ／Ｄ変換器１の出力から最大レベル誤差領域を判
定する最大レベル誤差判定回路と、 ディジタル信号１の同期・非同期状態を推定する非同期
検出回路と、 前記乗算器出力を入力信号とするホールド回路と、 該ホールド回路出力を入力信号とするディジタル積分器
と、 前記Ａ／Ｄ変換器１出力の識別信号の大きさおよび誤差
信号の大きさと前記Ａ／Ｄ変換器２出力の識別信号の大
きさにより該ディジタル積分器の積分時定数を可変する
回路とを具備し、 非同期状態の場合前記最大レベル誤差判定回路出力のう
ち、最大レベル誤差領域の誤差情報に相当した時点のみ
前記ホールド回路出力を駆動（導通）し、その他の誤差
領域時には前の状態を保持し、同期状態の場合には全て
の誤差領域について前記ホールド回路を駆動するように
制御し、 かつ前記Ａ／Ｄ変換器１の出力から得る誤差信号および
前記Ａ／Ｄ変換器２の出力から得る識別信号の大きさが
大のとき前記積分器の積分時定数を小さくし、逆に前記
誤差信号および識別信号の大きさが小のとき積分時定数
を大きくし、前記積分器出力のうち上位Ｋビットを出力
信号とすることを特徴とするトンラスバーサルフィルタ
制御回路。 - 【請求項２】２Ｊ（Ｊ：自然数）値の多値信号を入力信
号とし、（Ｊ＋２）ビット以上の出力を有するＡ／Ｄ変
換器(26)と、 該Ａ／Ｄ変換器の上位Ｍ１（Ｍ１＞Ｊ）ビットについて
クロック周期Ｔの整数倍の遅延タップを有する遅延回路
１(30,31,32)と、 該Ａ／Ｄ変換器の上位Ｊビットについてクロック周期Ｔ
の整数倍の遅延タップ出力を有する遅延回路２(27,28,2
9)と、 前記遅延回路１の（Ｊ＋１）ビット目に対する各遅延タ
ップ出力と相対的にＴの整数倍だけ異る前記遅延回路２
の最上位ビットに対する各遅延タップ出力との乗算を行
うＮ個の乗算器(35)と、 前記Ａ／Ｄ変換器出力の上位（Ｊ＋１）ビット目以下、
Ｍ２（Ｍ２：自然数）ビットおよびシステムクロック信
号を入力信号としシステムの同期・非同期状態をモニタ
する非同期検出回路(37)と、 前記遅延回路１の上位（Ｊ＋１）ビットに対する各遅延
タップ出力を入力信号とし最大レベル誤差（ＭＬＥ）を
判定するＮ個の最大レベル誤差判定回路(36)と、 前記Ｎ個の乗算器に対し各々の出力を入力信号とするＮ
個のホールド回路(38)と、 該ホールド回路を制御するための前記非同期検出回路出
力および前記各最大レベル誤差判定回路出力を入力とす
る判定回路(44)と、 前記遅延回路１の上位（Ｊ＋１）ビット目以下Ｍ１ビッ
トに対する各遅延タップ出力と前記遅延回路２の上位Ｊ
ビットに対する各遅延タップ出力を入力信号とするＮ個
のシフトビットセレクト制御回路(39)と、 前記の各々のホールド回路出力を入力信号とし該各々の
シフトビットセレクト制御回路出力により入力桁の位置
を可変可能なＮ個のＬ段可逆カウンタ(40)とを具備し、
該Ｌ段可逆カウンタのうち上位Ｋ（Ｋ＜Ｌ）ビットをタ
ップ重み制御信号として出力することを特徴とするＮタ
ップトランスバーサルフィルタ制御回路。 - 【請求項３】２Ｊ１（Ｊ１：自然数）値の多値信号を入
力信号とし、（Ｊ１＋２）ビット以上の出力を有するＡ
／Ｄ変換器１(111)と、 ２Ｊ２（Ｊ２：自然数）値の多値信号を入力信号とし、
Ｊ２ビット以上の出力を有するＡ／Ｄ変換器２(112)
と、 該Ａ／Ｄ変換器１の上位Ｍ１（Ｍ１＞Ｊ１）ビットにつ
いてクロック周期Ｔの整数倍の遅延タップ出力を有する
遅延回路１と、 該Ａ／Ｄ変換器２の上位Ｊ２ビットについてクロック周
期Ｔの整数倍の遅延タップ出力を有する遅延回路２と、
前記遅延回路１の（Ｊ１＋１）ビット目に対する各遅延
タップ出力と相対的にＴの整数倍だけ異る前記遅延回路
２の最上位ビットに対する各遅延タップ出力との乗算を
行うＮ個の乗算器と、 前記Ａ／Ｄ変換器１出力の上位（Ｊ１＋１）ビット目以
下Ｍ２ビットおよびシステムクロック信号を入力信号と
しシステムの同期・非同期状態をモニタする非同期検出
回路と、 前記遅延回路１の上位（Ｊ１＋１）ビットに対する各遅
延タップ出力を入力信号とし最大レベル誤差（ＭＬＥ）
を判定するＮ個の最大レベル誤差判定回路と、 前記Ｎ個の乗算器に対し各々の出力を入力信号とするＮ
個のホールド回路と、 該ホールド回路を制御するための前記非同期検出回路出
力および前記各最大レベル誤差判定回路出力を入力とす
る判定回路と、 前記遅延回路２の上位Ｊ２ビットに対する各遅延タップ
出力と前記遅延回路１の上位（Ｊ１＋１）ビット目以下
Ｍ３（Ｍ３：自然数）ビットに対する各遅延タップ出力
を入力信号とするＮ個のシフトビットセレクト制御回路
と、 前記の各々のホールド回路出力を入力信号とし該各々の
シフトビットセレクト制御回路出力により入力桁の位置
を可変可能なＮ個のＬ段可逆カウンタとを具備し、 該Ｌ段可逆カウンタのうち上位Ｋ（Ｋ＜Ｌ）ビットをタ
ップ重み制御信号として出力することを特徴とするＮタ
ップトランスバーサルフィルタ制御回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11251186A JPH0654884B2 (ja) | 1986-05-19 | 1986-05-19 | トランスバ−サルフイルタ制御回路 |
| NL8701192A NL190886C (nl) | 1986-05-19 | 1987-05-18 | Digitaal signaaldemodulatiesysteem. |
| CA000537424A CA1282126C (en) | 1986-05-19 | 1987-05-19 | Digital signal demodulation system |
| FR8706979A FR2598872B1 (fr) | 1986-05-19 | 1987-05-19 | Systeme de demodulation de signal numerique |
| US07/310,462 US4910468A (en) | 1986-05-19 | 1989-02-15 | Dual polarization demodulation with cross polarization cancellation |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11251186A JPH0654884B2 (ja) | 1986-05-19 | 1986-05-19 | トランスバ−サルフイルタ制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62269429A JPS62269429A (ja) | 1987-11-21 |
| JPH0654884B2 true JPH0654884B2 (ja) | 1994-07-20 |
Family
ID=14588479
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11251186A Expired - Lifetime JPH0654884B2 (ja) | 1986-05-19 | 1986-05-19 | トランスバ−サルフイルタ制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0654884B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03248642A (ja) * | 1990-02-27 | 1991-11-06 | Nec Corp | 交差偏波干渉除去方式 |
| JP3707549B2 (ja) * | 2002-03-22 | 2005-10-19 | 日本電気株式会社 | 送信装置 |
| JP7033786B2 (ja) * | 2018-07-13 | 2022-03-11 | ザインエレクトロニクス株式会社 | イコライザ調整装置、イコライザ調整方法、受信機および送受信システム |
-
1986
- 1986-05-19 JP JP11251186A patent/JPH0654884B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62269429A (ja) | 1987-11-21 |
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