JPH065633A - 半導体装置 - Google Patents
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- JPH065633A JPH065633A JP18586092A JP18586092A JPH065633A JP H065633 A JPH065633 A JP H065633A JP 18586092 A JP18586092 A JP 18586092A JP 18586092 A JP18586092 A JP 18586092A JP H065633 A JPH065633 A JP H065633A
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Landscapes
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- Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
Abstract
(57)【要約】
【目的】 ＧａＡｓＦＥＴの放熱性を向上させ且つ高周
波動作可能にする。 【構成】 ＦＥＴのキャリアの通路となるＧａＡｓ半導
体層１３とヒートシンク金属層２４との間にシリコンか
ら成る介在層２２を設ける。シリコン介在層２２はＧａ
Ａｓ半導体層１３よりも熱伝導率が大きく、且つ比誘電
率が小さい。シリコン介在層２２の線膨張係数はＧａＡ
ｓ半導体層１２、１３のそれよりも小さく、ヒートシン
ク金属層２４はＧａＡｓ半導体層１２、１３よりも大き
い。これにより熱膨張の打ち消し合いが生じる。
波動作可能にする。 【構成】 ＦＥＴのキャリアの通路となるＧａＡｓ半導
体層１３とヒートシンク金属層２４との間にシリコンか
ら成る介在層２２を設ける。シリコン介在層２２はＧａ
Ａｓ半導体層１３よりも熱伝導率が大きく、且つ比誘電
率が小さい。シリコン介在層２２の線膨張係数はＧａＡ
ｓ半導体層１２、１３のそれよりも小さく、ヒートシン
ク金属層２４はＧａＡｓ半導体層１２、１３よりも大き
い。これにより熱膨張の打ち消し合いが生じる。
Description
【０００１】
【産業上の利用分野】本発明は、ＧａＡｓ（砒化ガリウ
ム）ＦＥＴ等の半導体装置に関する。
ム）ＦＥＴ等の半導体装置に関する。
【０００２】
【従来の技術及び発明が解決しようとする課題】ＧａＡ
ｓ（砒化ガリウム）系半導体はＳｉ（シリコン）半導体
に比べて電子移動度が大きいため、高周波動作が要求さ
れるデバイスの半導体母材として適している。図１０及
び図１１はＧａＡｓを母材とした電界効果トランジスタ
（以下、ＧａＡｓＦＥＴと称する）を原理的に示す。こ
のＦＥＴは、ＧａＡｓ半導体基板１とヒートシンク金属
層２とを備えている。半導体基板１は、ＦＥＴのチャネ
ル領域を含むＧａＡｓ半導体層１ａと、半絶縁性となる
ように導電性が制御されたＧａＡｓから成る基部層１ｂ
とから成る。半導体層１ａの上面にはソース電極Ｓ、ゲ
ート電極Ｇ、ドレイン電極Ｄが配設され、これ等は比較
的大面積のソース接続電極３、ゲート接続電極（ゲート
パッド）４、ドレイン接続電極（ドレインパッド）５に
夫々接続されている。ソース電極３を半導体基板１の下
側のヒートシンク金属層２に接続するために、側面の溝
６に導体７が埋め込まれている。なお、溝６の代りに孔
を使用してソース接続電極３をヒートシンク金属層２に
接続することがある。ヒートシンク金属層２は放熱体と
して機能する他にソース接続電極としても機能する。な
お、ゲ−ト電極Ｇは半導体層１ａとの間にショットキー
バリアを形成する。
ｓ（砒化ガリウム）系半導体はＳｉ（シリコン）半導体
に比べて電子移動度が大きいため、高周波動作が要求さ
れるデバイスの半導体母材として適している。図１０及
び図１１はＧａＡｓを母材とした電界効果トランジスタ
（以下、ＧａＡｓＦＥＴと称する）を原理的に示す。こ
のＦＥＴは、ＧａＡｓ半導体基板１とヒートシンク金属
層２とを備えている。半導体基板１は、ＦＥＴのチャネ
ル領域を含むＧａＡｓ半導体層１ａと、半絶縁性となる
ように導電性が制御されたＧａＡｓから成る基部層１ｂ
とから成る。半導体層１ａの上面にはソース電極Ｓ、ゲ
ート電極Ｇ、ドレイン電極Ｄが配設され、これ等は比較
的大面積のソース接続電極３、ゲート接続電極（ゲート
パッド）４、ドレイン接続電極（ドレインパッド）５に
夫々接続されている。ソース電極３を半導体基板１の下
側のヒートシンク金属層２に接続するために、側面の溝
６に導体７が埋め込まれている。なお、溝６の代りに孔
を使用してソース接続電極３をヒートシンク金属層２に
接続することがある。ヒートシンク金属層２は放熱体と
して機能する他にソース接続電極としても機能する。な
お、ゲ−ト電極Ｇは半導体層１ａとの間にショットキー
バリアを形成する。
【０００３】ところで、ＧａＡｓ半導体の熱伝導率は
０．５４Ｗ／cm・deg 程度と低く、半導体層１ａで発生
した熱をヒートシンク金属層２に伝え難い。このために
ＧａＡｓ基部層１ｂを薄く形成することが考えられる。
しかし、半絶縁性半導体領域であり且つ比誘電率が比較
的大きい基部層１ｂを薄くすると、ゲート電極Ｇとソー
ス接続電極として働くヒートシンク金属層２との間の静
電容量（寄生容量）及びドレイン電極Ｄとヒートシンク
金属層２との間の容量の増大を招き、且つＦＥＴ素子の
機械的強度の低下を招く。ゲート・ソース間容量及びド
レイン・ソース間容量が増大すれば周知のように高周波
動作が不可能になる。今、ＧａＡｓＦＥＴについて述べ
たが、これと類似の別の半導体装置においても同様な問
題があった。
０．５４Ｗ／cm・deg 程度と低く、半導体層１ａで発生
した熱をヒートシンク金属層２に伝え難い。このために
ＧａＡｓ基部層１ｂを薄く形成することが考えられる。
しかし、半絶縁性半導体領域であり且つ比誘電率が比較
的大きい基部層１ｂを薄くすると、ゲート電極Ｇとソー
ス接続電極として働くヒートシンク金属層２との間の静
電容量（寄生容量）及びドレイン電極Ｄとヒートシンク
金属層２との間の容量の増大を招き、且つＦＥＴ素子の
機械的強度の低下を招く。ゲート・ソース間容量及びド
レイン・ソース間容量が増大すれば周知のように高周波
動作が不可能になる。今、ＧａＡｓＦＥＴについて述べ
たが、これと類似の別の半導体装置においても同様な問
題があった。
【０００４】そこで、本発明の第１の目的は、機械的強
度を低下させることなしに放熱特性を向上させることが
できる半導体装置を提供することにある。本発明の第２
の目的は、容量の増大を伴なうことなしに放熱特性を向
上させることができる半導体装置を提供することにあ
る。
度を低下させることなしに放熱特性を向上させることが
できる半導体装置を提供することにある。本発明の第２
の目的は、容量の増大を伴なうことなしに放熱特性を向
上させることができる半導体装置を提供することにあ
る。
【０００５】
【課題を解決するための手段】上記第１の目的を達成す
るための本発明は、実施例を示す図面の符号を参照して
説明すると、キャリアの通路を含む半導体層１３と介在
層２２と導電性放熱体層２４とを有し、前記介在層２２
は前記半導体層１３と前記導電性放熱体層２４との間に
配置され、前記半導体層１３上には複数の電極が配設さ
れ、前記複数の電極の内の１つが前記導電性放熱体層２
４に電気的に接続され、前記介在層２２が前記半導体層
１３よりも大きな熱伝導率を有する絶縁性または半絶縁
性材料から成り、前記導電性放熱体層２４が前記半導体
層１３よりも大きな熱伝導率を有し、前記介在層２２と
前記導電性放熱体層２４の内の一方が前記半導体層１３
の線膨張係数よりも大きな線膨張係数を有し、他方が前
記半導体層１３の線膨張係数よりも小さい線膨張係数を
有していることを特徴とする半導体装置に係わるもので
ある。上記第２の目的を達成するための本発明は、前記
介在層２２は前記半導体層１３よりも小さな比誘電率を
有することを特徴とする請求項１記載の半導体装置に係
わるものである。
るための本発明は、実施例を示す図面の符号を参照して
説明すると、キャリアの通路を含む半導体層１３と介在
層２２と導電性放熱体層２４とを有し、前記介在層２２
は前記半導体層１３と前記導電性放熱体層２４との間に
配置され、前記半導体層１３上には複数の電極が配設さ
れ、前記複数の電極の内の１つが前記導電性放熱体層２
４に電気的に接続され、前記介在層２２が前記半導体層
１３よりも大きな熱伝導率を有する絶縁性または半絶縁
性材料から成り、前記導電性放熱体層２４が前記半導体
層１３よりも大きな熱伝導率を有し、前記介在層２２と
前記導電性放熱体層２４の内の一方が前記半導体層１３
の線膨張係数よりも大きな線膨張係数を有し、他方が前
記半導体層１３の線膨張係数よりも小さい線膨張係数を
有していることを特徴とする半導体装置に係わるもので
ある。上記第２の目的を達成するための本発明は、前記
介在層２２は前記半導体層１３よりも小さな比誘電率を
有することを特徴とする請求項１記載の半導体装置に係
わるものである。
【０００６】
【発明の作用及び効果】請求項１に基づく半導体装置に
おいては、介在層２２がキャリアの通路（例えばチャネ
ル）を含む半導体層１３よりも大きな熱伝導率を有する
絶縁性又は半絶縁性材料から成るので、半導体層１３の
熱を導電性放熱体層２４に良好に伝える。この介在層２
２は絶縁性又は半絶縁性であるので、半導体層１３と導
電性放熱体層２４とは電気的分離される。また、介在層
２２と導電性放熱体層２３との内の一方を半導体層１３
の線膨張係数よりも大きくし、他方を小さくしているの
で、熱膨張の打ち消し合いが生じ、熱膨張又は収縮に起
因する歪みによる特性変化及び破壊を防ぐことができ
る。請求項２及び３の発明においては、介在層２２が熱
伝導率が大きく且つ比誘電率が小さいので、放熱性の向
上を目的として介在層２２を薄く形成しても介在層２２
に基づく寄生容量の増大を抑えることができる。
おいては、介在層２２がキャリアの通路（例えばチャネ
ル）を含む半導体層１３よりも大きな熱伝導率を有する
絶縁性又は半絶縁性材料から成るので、半導体層１３の
熱を導電性放熱体層２４に良好に伝える。この介在層２
２は絶縁性又は半絶縁性であるので、半導体層１３と導
電性放熱体層２４とは電気的分離される。また、介在層
２２と導電性放熱体層２３との内の一方を半導体層１３
の線膨張係数よりも大きくし、他方を小さくしているの
で、熱膨張の打ち消し合いが生じ、熱膨張又は収縮に起
因する歪みによる特性変化及び破壊を防ぐことができ
る。請求項２及び３の発明においては、介在層２２が熱
伝導率が大きく且つ比誘電率が小さいので、放熱性の向
上を目的として介在層２２を薄く形成しても介在層２２
に基づく寄生容量の増大を抑えることができる。
【０００７】
【実施例】次に、図１〜図９を参照して本発明の実施例
に係わるＧａＡｓＦＥＴを説明する。
に係わるＧａＡｓＦＥＴを説明する。
【０００８】本実施例のＧａＡｓＦＥＴを製造するにあ
たっては、まず図１に示すように、導電性が制御された
ＧａＡｓ半導体から成る半絶縁性半導体層１１と、Ａｌ
ＧａＡｓ（砒化アルミガリウム）から成る半絶縁性半導
体層１２とＧａＡｓから成るｎ形半導体層１３とを備え
た半導体ウエハ１４を用意する。半絶縁性半導体層１１
は、厚さが約２５０μｍであり、半絶縁性半導体層１２
とｎ形半導体層１３とを支持するサブストレートとして
機能する。半絶縁性半導体層１２はキャリア濃度が約１
×１０6 cm-3以上であり、わずかにｐ形導電性を示す場
合もある。この半絶縁性半導体層１２は半絶縁性基板１
１の上に形成された約５μｍの厚さのエピタキシャル成
長層である。ｎ形半導体層１３は約１×１０17cm-3のキ
ャリア濃度を有するように半絶縁性半導体層１２の上に
形成された約０．２〜０．４μｍのエピタキシャル成長
層である。ウエハ１４は、図１０に示すソース電極Ｓ、
ゲート電極Ｇ、ドレイン電極Ｄ、ソース接続電極３、ゲ
ート接続電極（パッド）４、ドレイン接続電極（パッ
ド）５を含むＦＥＴと同一の構造のＦＥＴを形成するた
めの複数の素子形成予定領域１５を含む。素子形成予定
領域１５は分離のための素子間領域１６によって縦方向
及び横方向に網目状に区画されている。なお、図１〜図
８では省略されているが、図１の工程において半導体層
１３の上に図９に示すソ−ス電極Ｓ、ゲ−ト電極Ｇ、ド
レイン電極Ｄ、ソ−ス接続電極３、更に図１０に示す接
続電極４及びドレイン接続電極５を形成する。
たっては、まず図１に示すように、導電性が制御された
ＧａＡｓ半導体から成る半絶縁性半導体層１１と、Ａｌ
ＧａＡｓ（砒化アルミガリウム）から成る半絶縁性半導
体層１２とＧａＡｓから成るｎ形半導体層１３とを備え
た半導体ウエハ１４を用意する。半絶縁性半導体層１１
は、厚さが約２５０μｍであり、半絶縁性半導体層１２
とｎ形半導体層１３とを支持するサブストレートとして
機能する。半絶縁性半導体層１２はキャリア濃度が約１
×１０6 cm-3以上であり、わずかにｐ形導電性を示す場
合もある。この半絶縁性半導体層１２は半絶縁性基板１
１の上に形成された約５μｍの厚さのエピタキシャル成
長層である。ｎ形半導体層１３は約１×１０17cm-3のキ
ャリア濃度を有するように半絶縁性半導体層１２の上に
形成された約０．２〜０．４μｍのエピタキシャル成長
層である。ウエハ１４は、図１０に示すソース電極Ｓ、
ゲート電極Ｇ、ドレイン電極Ｄ、ソース接続電極３、ゲ
ート接続電極（パッド）４、ドレイン接続電極（パッ
ド）５を含むＦＥＴと同一の構造のＦＥＴを形成するた
めの複数の素子形成予定領域１５を含む。素子形成予定
領域１５は分離のための素子間領域１６によって縦方向
及び横方向に網目状に区画されている。なお、図１〜図
８では省略されているが、図１の工程において半導体層
１３の上に図９に示すソ−ス電極Ｓ、ゲ−ト電極Ｇ、ド
レイン電極Ｄ、ソ−ス接続電極３、更に図１０に示す接
続電極４及びドレイン接続電極５を形成する。
【０００９】次に、図２に示すように、ウエハ１４上面
即ち各電極を有する半導体層１３の上面にポリイミド樹
脂から成る接着剤１８を塗布し、これを介してＳｉＯ2
（酸化シリコン）から成る厚さ約３００〜４００μｍの
絶縁性板材１９を貼着する。
即ち各電極を有する半導体層１３の上面にポリイミド樹
脂から成る接着剤１８を塗布し、これを介してＳｉＯ2
（酸化シリコン）から成る厚さ約３００〜４００μｍの
絶縁性板材１９を貼着する。
【００１０】次に、図２の半導体ウエハ１４をエッチン
グ液中に浸漬させてＧａＡｓから成る半絶縁性半導体層
１１をエッチングによって除去する。本実施例では、Ｇ
ａＡｓに対するエッチング速度がＡｌＧａＡｓに対する
エッチング速度の１００倍程度であるクエン酸：Ｈ2 Ｏ
＝６：１のエッチング液を使用してエッチングを施し
た。このため、ＡｌＧａＡｓから成るｎ形半導体層１２
がエッチングの進行を良好に抑制して、ＧａＡｓから成
る半絶縁性半導体層１１を選択性良くエッチング除去で
きる。なお、ウエハ１４の上面は絶縁性板材１９がマス
クとして機能するのでエッチングが施されない。図３に
示すように半絶縁性半導体層１１をエッチング除去した
後は、素子の基部層としての半絶縁性半導体層１２及び
素子動作領域としてのｎ形半導体層１３が絶縁性板材１
９で保持された構造となり、これ等は十分な機械的強度
を有する。
グ液中に浸漬させてＧａＡｓから成る半絶縁性半導体層
１１をエッチングによって除去する。本実施例では、Ｇ
ａＡｓに対するエッチング速度がＡｌＧａＡｓに対する
エッチング速度の１００倍程度であるクエン酸：Ｈ2 Ｏ
＝６：１のエッチング液を使用してエッチングを施し
た。このため、ＡｌＧａＡｓから成るｎ形半導体層１２
がエッチングの進行を良好に抑制して、ＧａＡｓから成
る半絶縁性半導体層１１を選択性良くエッチング除去で
きる。なお、ウエハ１４の上面は絶縁性板材１９がマス
クとして機能するのでエッチングが施されない。図３に
示すように半絶縁性半導体層１１をエッチング除去した
後は、素子の基部層としての半絶縁性半導体層１２及び
素子動作領域としてのｎ形半導体層１３が絶縁性板材１
９で保持された構造となり、これ等は十分な機械的強度
を有する。
【００１１】次に、周知のフォトリソグラフィー工程を
用いて図４に示すように、素子間領域１６に対応する部
分の半絶縁性半導体層１２及びｎ形半導体層１３を選択
的にエッチング除去して溝２０を形成する。溝２０は平
面的に見て網目状に形成され、複数の素子形成予定領域
１５は溝２０に包囲され、互いに電気的に分離される。
用いて図４に示すように、素子間領域１６に対応する部
分の半絶縁性半導体層１２及びｎ形半導体層１３を選択
的にエッチング除去して溝２０を形成する。溝２０は平
面的に見て網目状に形成され、複数の素子形成予定領域
１５は溝２０に包囲され、互いに電気的に分離される。
【００１２】次に、半絶縁性半導体層１２の全面に感光
性を有するポリイミド系樹脂を塗布する。続いて、この
ポリイミド系樹脂に対して選択的に紫外線を照射して紫
外線照射部と紫外線非照射部との溶解性の差を利用して
図５に示すように溝２０に対応させてポリイミド分離層
２１を形成する。ポリイミド分離層２１は、平面的に見
て網目状に形成され、夫々の素子形成予定領域１５を島
状に離間して、これを包囲する。
性を有するポリイミド系樹脂を塗布する。続いて、この
ポリイミド系樹脂に対して選択的に紫外線を照射して紫
外線照射部と紫外線非照射部との溶解性の差を利用して
図５に示すように溝２０に対応させてポリイミド分離層
２１を形成する。ポリイミド分離層２１は、平面的に見
て網目状に形成され、夫々の素子形成予定領域１５を島
状に離間して、これを包囲する。
【００１３】次に、図６に示すように、ｎ形半導体層１
２及びポリイミド分離層２１を含む主面全体に導電性が
制御された半絶縁性のＳｉ（シリコン）半導体から成る
介在層２２をプラズマＣＶＤ法によって形成し、更にこ
の介在層２２の主面全体にＡｕ（金）蒸着層２３を周知
の真空蒸着法で形成する。本実施例では半絶縁性介在層
２２の厚さを１０〜３０μｍとした。なお、Ａｕ蒸着層
２３は後述のＣｕ（銅）メッキが良好に行えるように形
成したものであり、１０００オングストローム程度の厚
さを有すれば十分であり、本実施例では約５０００オン
グストロームとした。
２及びポリイミド分離層２１を含む主面全体に導電性が
制御された半絶縁性のＳｉ（シリコン）半導体から成る
介在層２２をプラズマＣＶＤ法によって形成し、更にこ
の介在層２２の主面全体にＡｕ（金）蒸着層２３を周知
の真空蒸着法で形成する。本実施例では半絶縁性介在層
２２の厚さを１０〜３０μｍとした。なお、Ａｕ蒸着層
２３は後述のＣｕ（銅）メッキが良好に行えるように形
成したものであり、１０００オングストローム程度の厚
さを有すれば十分であり、本実施例では約５０００オン
グストロームとした。
【００１４】次に、隣り合う素子形成予定領域１５の相
互間の素子間領域１６即ちポリイミド分離層２１が形成
された領域に対応する部分の介在層２２及びＡｕ蒸着層
２３を図７に示すようにエッチング除去する。但し、隣
り合う素子形成予定領域１５の辺が互いに対向する領域
の一部はエッチングせずに介在層２２及びＡｕ蒸着層２
３を図６の状態に残存させる。従って、平面的に見る
と、複数の素子形成予定領域１５は部分的に残存した介
在層２２とＡｕ蒸着層２３によって格子状に相互に連結
されている。
互間の素子間領域１６即ちポリイミド分離層２１が形成
された領域に対応する部分の介在層２２及びＡｕ蒸着層
２３を図７に示すようにエッチング除去する。但し、隣
り合う素子形成予定領域１５の辺が互いに対向する領域
の一部はエッチングせずに介在層２２及びＡｕ蒸着層２
３を図６の状態に残存させる。従って、平面的に見る
と、複数の素子形成予定領域１５は部分的に残存した介
在層２２とＡｕ蒸着層２３によって格子状に相互に連結
されている。
【００１５】次に、図７に示す組立体をＣｕ（銅）メッ
キ浴槽中に浸漬させて、図８に示すようにＡｕ蒸着層２
３に重ねてＣｕメッキ層から成るヒートシンク金属層２
４を形成する。ヒートシンク金属層２４は約３０μｍの
厚さを有する。Ａｕ蒸着層２３とヒートシンク金属層２
４は導電性放熱体層であり、放熱に寄与すると共にソー
ス電極としても使用されるものであり、半導体層１３及
び介在層２２よりも大きな熱伝導率を有する。
キ浴槽中に浸漬させて、図８に示すようにＡｕ蒸着層２
３に重ねてＣｕメッキ層から成るヒートシンク金属層２
４を形成する。ヒートシンク金属層２４は約３０μｍの
厚さを有する。Ａｕ蒸着層２３とヒートシンク金属層２
４は導電性放熱体層であり、放熱に寄与すると共にソー
ス電極としても使用されるものであり、半導体層１３及
び介在層２２よりも大きな熱伝導率を有する。
【００１６】次に、絶縁性基板１９、接着剤層１８、ポ
リイミド分離層２１、更に隣り合う複数の素子形成予定
領域１５を連結する部分の介在層２２、Ａｕ蒸着層２３
及びヒートシンク金属層２４をエッチング除去し、図９
に示すように個別化したＧａＡｓＦＥＴチップを完成さ
せる。なお、ソース接続電極３とＡｕ蒸着層２３及びヒ
ートシンク金属層２４との電気的接続は、図１０と同様
な接続用溝６を設け、ここに導体７を埋設することによ
って達成する。図９の各種の電極は前述したように図１
の工程で設けたものであり、図１〜図８では図示を省略
したものである。
リイミド分離層２１、更に隣り合う複数の素子形成予定
領域１５を連結する部分の介在層２２、Ａｕ蒸着層２３
及びヒートシンク金属層２４をエッチング除去し、図９
に示すように個別化したＧａＡｓＦＥＴチップを完成さ
せる。なお、ソース接続電極３とＡｕ蒸着層２３及びヒ
ートシンク金属層２４との電気的接続は、図１０と同様
な接続用溝６を設け、ここに導体７を埋設することによ
って達成する。図９の各種の電極は前述したように図１
の工程で設けたものであり、図１〜図８では図示を省略
したものである。
【００１７】このＧａＡｓＦＥＴにおいては、キャリア
通路即ちチャネル領域となるｎ形のＧａＡｓ半導体層１
３及びこれに隣接する半絶縁性のＡｌＧａＡｓ半導体層
１２は薄く形成されており、これ等の半導体層１２、１
３とＡｕ蒸着層２３及びヒートシンク金属層２４から成
る導電性放熱体層との間の介在層２２は熱伝導率がＧａ
Ａｓ及びＡｌＧａＡｓに比べて３倍程度大きく且つ比誘
電率がＧａＡｓ及びＡｌＧａＡｓに比べて小さいＳｉで
形成されている。このため、高速動作特性が良好で高出
力化が実現されたＧａＡｓＦＥＴが得られる。なお、介
在層２２を３０μｍ程度の厚さで形成した場合には、図
１１の従来例のＧａＡｓ基部層１ｂを３０μｍ程度の厚
さで形成した場合よりも放熱性は３倍程度向上し、高速
動作特性も若干向上する。
通路即ちチャネル領域となるｎ形のＧａＡｓ半導体層１
３及びこれに隣接する半絶縁性のＡｌＧａＡｓ半導体層
１２は薄く形成されており、これ等の半導体層１２、１
３とＡｕ蒸着層２３及びヒートシンク金属層２４から成
る導電性放熱体層との間の介在層２２は熱伝導率がＧａ
Ａｓ及びＡｌＧａＡｓに比べて３倍程度大きく且つ比誘
電率がＧａＡｓ及びＡｌＧａＡｓに比べて小さいＳｉで
形成されている。このため、高速動作特性が良好で高出
力化が実現されたＧａＡｓＦＥＴが得られる。なお、介
在層２２を３０μｍ程度の厚さで形成した場合には、図
１１の従来例のＧａＡｓ基部層１ｂを３０μｍ程度の厚
さで形成した場合よりも放熱性は３倍程度向上し、高速
動作特性も若干向上する。
【００１８】またこのＦＥＴでは、線膨張係数が約１
６．８×１０-6deg -1と大きいＣｕから成るヒートシン
ク金属層２４と線膨張係数が約２．６×１０-6deg -1と
小さいＳｉ半導体から成る介在層２２とが両者の線膨張
係数差を相殺し合い、結果として両者の線膨張係数和が
半導体層１２、１３の線膨張係数（約６．９×１０-6de
g -1）に近づいた値となっている。このため、線膨張係
数差に起因する歪みの発生が抑制され、長期にわたって
電気的特性の変動が少ないＧａＡｓＦＥＴが得られる。
６．８×１０-6deg -1と大きいＣｕから成るヒートシン
ク金属層２４と線膨張係数が約２．６×１０-6deg -1と
小さいＳｉ半導体から成る介在層２２とが両者の線膨張
係数差を相殺し合い、結果として両者の線膨張係数和が
半導体層１２、１３の線膨張係数（約６．９×１０-6de
g -1）に近づいた値となっている。このため、線膨張係
数差に起因する歪みの発生が抑制され、長期にわたって
電気的特性の変動が少ないＧａＡｓＦＥＴが得られる。
【００１９】また、このＦＥＴの製造方法によれば、ポ
リイミド分離層２１によって素子形成予定領域１５を互
いに島状に離間させて半絶縁介在層２２及びヒートシン
ク金属層２４を形成する。このため、ウエハ半導体層１
２、１３と半絶縁介在層２２の線膨脹係数差に起因する
歪みが生じ難い。
リイミド分離層２１によって素子形成予定領域１５を互
いに島状に離間させて半絶縁介在層２２及びヒートシン
ク金属層２４を形成する。このため、ウエハ半導体層１
２、１３と半絶縁介在層２２の線膨脹係数差に起因する
歪みが生じ難い。
【００２０】また、隣り合う素子形成予定領域１５が半
絶縁介在層２２及びヒートシンク金属層２４の一部で連
結されているので、ウエハの取扱い中の強度が十分に大
きく得られる。
絶縁介在層２２及びヒートシンク金属層２４の一部で連
結されているので、ウエハの取扱い中の強度が十分に大
きく得られる。
【００２１】
【変形例】本発明は上述の実施例に限定されるものでな
く、例えば次の変形が可能なものである。 （１） 介在層２２はキュービックボロンナイトライド
やダイヤモンドを使用しても良い。キュービックボロン
ナイトライドの熱伝導率及び比誘電率は夫々約６Ｗ／cm
・deg 及び６であり、ダイヤモンドの熱伝導率及び比誘
電率は夫々約９〜２０Ｗ／cm・deg 及び７である。従っ
て、これらの材料を使用すればＳｉを使用した場合より
も高速動作特性を損なうことなしに介在層２２を薄くで
き、更に素子の高出力化が可能となる。なお、両物質と
も線膨張係数がＧａＡｓ及びＡｌＧａＡｓのそれよりも
小さく、Ｃｕ材から成るヒートシンク金属層２４との組
合せによって実施例と同様にこの組合体の線膨張係数を
半導体層１２、１３のそれに近づけることができる。ヒ
ートシンク金属層２４にＡｕ、Ａｇ、Ｎｉ等を使用して
も同様な効果が得られる。 （２） 半導体層１２、１３にはＧａＡｓの他にＩｎＰ
やＩｎＡｓＰを使用しても良い。 （３） ヒートシンク金属層２４の形成時にポリイミド
分離層２１は隣接する素子形成予定領域１５を連結する
一部のみに残存させても良い。 （４） ソース接続電極３とＡｕ蒸着層２３及びヒート
シンク金属層２４の電気的接続をするために、溝６の代
りに孔を形成し、ここに導電体を埋め込むことによって
達成してもよい。 （５） ソース接続電極３の代りにドレイン接続用電極
５をヒートシンク金属層２４に接続することができる。
また、ＦＥＴ以外の半導体素子にも本発明を適用するこ
とができる。 （６） 必要に応じて半導体層１２とＡｕ蒸着層２３と
のいずれか一方又は両方を省くことができる。
く、例えば次の変形が可能なものである。 （１） 介在層２２はキュービックボロンナイトライド
やダイヤモンドを使用しても良い。キュービックボロン
ナイトライドの熱伝導率及び比誘電率は夫々約６Ｗ／cm
・deg 及び６であり、ダイヤモンドの熱伝導率及び比誘
電率は夫々約９〜２０Ｗ／cm・deg 及び７である。従っ
て、これらの材料を使用すればＳｉを使用した場合より
も高速動作特性を損なうことなしに介在層２２を薄くで
き、更に素子の高出力化が可能となる。なお、両物質と
も線膨張係数がＧａＡｓ及びＡｌＧａＡｓのそれよりも
小さく、Ｃｕ材から成るヒートシンク金属層２４との組
合せによって実施例と同様にこの組合体の線膨張係数を
半導体層１２、１３のそれに近づけることができる。ヒ
ートシンク金属層２４にＡｕ、Ａｇ、Ｎｉ等を使用して
も同様な効果が得られる。 （２） 半導体層１２、１３にはＧａＡｓの他にＩｎＰ
やＩｎＡｓＰを使用しても良い。 （３） ヒートシンク金属層２４の形成時にポリイミド
分離層２１は隣接する素子形成予定領域１５を連結する
一部のみに残存させても良い。 （４） ソース接続電極３とＡｕ蒸着層２３及びヒート
シンク金属層２４の電気的接続をするために、溝６の代
りに孔を形成し、ここに導電体を埋め込むことによって
達成してもよい。 （５） ソース接続電極３の代りにドレイン接続用電極
５をヒートシンク金属層２４に接続することができる。
また、ＦＥＴ以外の半導体素子にも本発明を適用するこ
とができる。 （６） 必要に応じて半導体層１２とＡｕ蒸着層２３と
のいずれか一方又は両方を省くことができる。
【図１】本発明の実施例のＧａＡｓＦＥＴの製造工程を
説明するための半導体ウエハを示す断面図である。
説明するための半導体ウエハを示す断面図である。
【図２】絶縁性板材を貼着したウエハを示す断面図であ
る。
る。
【図３】１つの半導体層をエッチングで除去したウエハ
を示す断面図である。
を示す断面図である。
【図４】素子間領域をエッチングしたウエハを示す断面
図である。
図である。
【図５】素子間領域にポリイミド分離層を設けたウエハ
を示す断面図である。
を示す断面図である。
【図６】介在層を設けたウエハを示す断面図である。
【図７】素子間領域の介在層の一部を除去したウエハを
示す断面図である。
示す断面図である。
【図８】ヒートシンク金属層を設けたウエハを示す断面
図である。
図である。
【図９】ウエハから分離したＧａＡｓＦＥＴを原理的に
示す断面図である。
示す断面図である。
【図１０】従来のＧａＡｓＦＥＴを原理的に示す平面図
である。
である。
【図１１】図１０のＡ−Ａ線断面図である。
１２ 半絶縁性半導体層 １３ ｎ形半導体層 ２２ シリコン介在層 ２３ Ａｕ蒸着層 ２４ ヒートシンク金属層
Claims (3)
- 【請求項１】 キャリアの通路を含む半導体層（１３）
と介在層（２２）と導電性放熱体層（２４）とを有し、 前記介在層（２２）は前記半導体層（１３）と前記導電
性放熱体層（２４）との間に配置され、 前記半導体層（１３）上には複数の電極が配設され、 前記複数の電極の内の１つが前記導電性放熱体層（２
４）に電気的に接続され、 前記介在層（２２）が前記
半導体層（１３）よりも大きな熱伝導率を有する絶縁性
または半絶縁性材料から成り、 前記導電性放熱体層（２４）が前記半導体層（１３）よ
りも大きな熱伝導率を有し、 前記介在層（２２）と前記導電性放熱体層（２４）の内
の一方が前記半導体層（１３）の線膨張係数よりも大き
な線膨張係数を有し、他方が前記半導体層（１３）の線
膨張係数よりも小さい線膨張係数を有していることを特
徴とする半導体装置。 - 【請求項２】 前記介在層（２２）は前記半導体層（１
３）よりも小さな比誘電率を有することを特徴とする請
求項１記載の半導体装置。 - 【請求項３】 キャリアの通路を含む半導体層（１３）
と介在層（２２）と導電性放熱体層（２４）とを有し、 前記介在層（２２）が前記半導体層（１３）と前記導電
性放熱体層（２４）との間に配置され、 前記半導体層（１３）上には複数の電極が配設され、 前記複数の電極の内の１つが前記導電性放熱体層（２
４）に電気的に接続され、 前記介在層（２２）が前記
半導体層（１３）よりも大きな熱伝導率を有する絶縁性
又は半絶縁性材料から成り、 前記導電性放熱体層（２４）が前記半導体層（１３）よ
りも大きな熱伝導率を有し、 前記介在層（２２）は前記半導体層（１３）の比誘電率
よりも小さい誘電率を有することを特徴とする半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18586092A JPH065633A (ja) | 1992-06-18 | 1992-06-18 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18586092A JPH065633A (ja) | 1992-06-18 | 1992-06-18 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH065633A true JPH065633A (ja) | 1994-01-14 |
Family
ID=16178150
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18586092A Pending JPH065633A (ja) | 1992-06-18 | 1992-06-18 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH065633A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6259156B1 (en) | 1998-03-13 | 2001-07-10 | Nec Corporation | Semiconductor device and method for manufacturing same |
-
1992
- 1992-06-18 JP JP18586092A patent/JPH065633A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6259156B1 (en) | 1998-03-13 | 2001-07-10 | Nec Corporation | Semiconductor device and method for manufacturing same |
| US6372550B2 (en) | 1998-03-13 | 2002-04-16 | Nec Corporation | Semiconductor device and method for manufacturing same |
| US6627989B2 (en) | 1998-03-13 | 2003-09-30 | Nec Electronics Corporation | Semiconductor device and method for manufacturing same |
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