JPH0491441A - 電界効果トランジスタの製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野） 本発明は、例えばＧａＡｓ等の化合物半導体を用いた電
力用の電界効果トランジスタ（以下、ＦＥＴともいう）
の製造方法に関する。

［従来の技術］ 電力用のＦＥＴ、特に熱伝導率が比較的悪いＧａＡｓ等
を用いたものでは、放熱及び高周波での寄生コンダクタ
ンス等の低減のために、ソース電極をバイアホールに充
填した金属を介して接地することが行われている。

第３図は、このようなバイアホール構造を有する従来の
ＦＥＴを示している。半絶縁性のＧａＡＳ基板１上にチ
ャネル層となるエピタキシャル層２が形成されてエピタ
キシャル半導体基板１．２が構成されている。エピタキ
シャル層２の表面には、オーミック接触するソース電極
３、ドレイン電極４及びショットキー接触するゲート電
極５が形成されている。ソース電極３下方のエピタキシ
ャル半導体基板１．２には、エツチングにより裏面から
バイアホール７が穿設され、このパイアホル７に蒸着或
いはメツキにより金属８が充填されている。また、Ｇａ
Ａｓ基板１の裏面にはヒトシンク９が固着され、ソース
電極３は、バイアホール７に充填された金属８を介して
そのヒートシンク９に接続されている。

［発明が解決しようとする課題］ ＧａＡｓ等の化合物半導体を用いたＦＥＴでは、高出力
化、高周波化のために、熱抵抗を下げる目的で基板が薄
くされ、また、素子形状の小形化が図られている。この
ため、バイアホールの径は小さくする必要があり、特に
櫛型電極構造のものでは、ソース電極の幅が狭くなるた
め、バイアホールの径は、これに見合った小さなものと
する必要がある。

ところで、オーミック接触しているソース電極の下の基
板部分は合金化しており、この合金化した部分はエツチ
ングされにくいという性質を持っている。また、この合
金化は、−船釣に部分的にばらつき、さらに上述のよう
に、基板が薄くなると、全体厚さに占める合金化部分の
割合いが大きくなる。

しかしながら、従来のＦＥＴにあっては、オーミック接
触したソース電極下方の半導体基板に、裏面からエツチ
ングによりバイアホールを穿設するようにしていたため
、ウェーハ全体でエツチングの完了時間にばらつきが生
じ易い。このため、エツチングが早く終った部分ではエ
ツチングが過度になってソース電極のオーミック接触部
が劣化し、また、エツチング不足の部分ではソース電極
の下面まで十分にエツチングされず、歩留りの低下及び
性能の劣化を招くという問題があった。

そこで、本発明は、ソース電極を半導体基板の他の主面
に接続するための穴を、エツチングにより短時間で均一
に穿設することができて歩留りを向上させることのでき
る電界効果トランジスタの製造方法を提供することを目
的とする。

［課題を解決するための手段］ 本発明は上記課題を解決するために、（ａ）化合物半導
体からなる半導体基板の一主面上にゲート電極及びオー
ミック接触するソース電極、ドレイン電極を形成する工
程、（ｂ）前記半導体基板の一主面上に前記ソース電極
に接続された金属電極を形成する工程、（ｃ）前記半導
体基板の他の主面から当該半導体基板をエツチング除去
して前記金属電極の下面が露出する穴を穿設する工程、
■前９記穴内に金属を設けることにより前記ソース電極
を前記半導体基板の他の主面に接続する工程を有するこ
とを要旨とする。

［作用］ ソース電極を半導体基板の他の主面に接続するための穴
を、半導体基板と合金化していない金属電極の下方に穿
設することにより、エツチングが短時間で均一に行われ
る。

［実施例］ 以下、本発明の実施例を第１図及び第２図に基づいて説
明する。

なお、第１図及び第２図において前記第３図における部
材及び部位と同一ないし均等のものは、前記と同一符号
を以って示す。

第１図に示すように、１０７Ω・Ｃｍ以上の抵抗率を有
し、厚さが約０．４５ｍｍの半絶縁性のＧａＡｓ基板１
を準備し、そのＧａＡｓ基板１上に、チャネル層として
３Ｘ１０”ｃｍ−３程度のキャリア濃度を有するエピタ
キシャル層２を約１５０ＯＡの厚さに形成してエピタキ
シャル半導体基板１．２とする。

エピタキシャル層２の上にオーミック金属によりソース
電極３及びドレイン電極４を形成し、オーミック接触を
得るための熱処理を施す。熱処理は、例えば赤外線熱処
理炉により４００℃、３分間行う。次いで、ゲート電極
５及びバイアホール形成用の金属電極６を形成する。金
属電極６は、その一部がソース電極３と接続されるよう
に形成する。上記の各電極は、周知の蒸着等及びパター
ニング技術により形成する。

各電極を形成したエピタキシャル半導体基板１．２の上
面側を取付具に装着或いは付着し、周知の技術を用いて
基板裏面を削り、全体の厚さを約３０μｍとする。基板
裏面に、パイ７ホール形成部のみに開口部を有するレジ
ストマスクを形成し、５ｉＣ１４、Ｃ１４、及び０２ガ
ス等を用いた反応性イオンエツチングによりエピタキシ
ャル半導体基板１．２をエツチング除去し、金属電極６
の下面が露出するバイアホール（穴）７を穿設する。

バイアホール７を半導体基板と合金化していない金属電
極６の下方に穿設すると、オーミック接触のための合金
化領域以外の領域のエツチング速度は、その合金化領域
のエツチング速度と比べて約５倍となるため、エツチン
グ時間が短かくなり、且つ均一なエツチングが可能とな
る。パイアホル７に、蒸着或いはメツキにより金属８を
充填する。充填用の金属８としては金が適している。ま
た、ヒートシンク９へのダイボンディングを容易にする
ため基板裏面の全体に金属８と同様の金属を用いて薄い
金属層を形成してもよい。このあと、個々のチップに分
離し、ヒートシンク９にダイボンディングしてＦＥＴを
完成する（第２図）。この状態で、ソース電極３は、金
属電極６及び金属８を介してヒートシンク９に接続され
る。

上述したように、本実施例の製造方法によれば、バイア
ホール７を半導体基板と合金化していない金属電極６の
下方に穿設することにより、そのエツチングを短時間で
均一に行うことができる。そして、バイアホール形成の
際の歩留りは、前述した従来例では、およそ８０％程度
であったが、本実施例では９５％程度まで向上させるこ
とができる。バイアホール７形成のための金属電極６は
、ゲート電極５と同時に形成することにより、製造時間
が特に長くなることはない。また、ソース電極３を金属
電極６及び金属８を介してヒートシンク９に接続するこ
とによる性能上の影響は特に生じることはない。

［発明の効果］ 以上説明したように、本発明によれば、ソース電極を半
導体基板の他の主面に接続するための穴を、半導体基板
と合金化していない金属電極の下方に穿設するようにし
たため、そのエツチングを短時間で且つ均一に行うこと
ができて製造歩留りを向上させることができる。

【図面の簡単な説明】

第１図及び第２図は本発明に係る電界効果トランジスタ
の製造方法の実施例を説明するためのもので、第１図は
製造工程の途中の状態を示す縦断面図、第２図は完成状
態番示す縦断面図、第３図は従来の電界効果トランジス
タを示す縦断面図である。 １：半絶縁性ＧａＡｓ基板、 ２：半絶縁性ＧａＡｓ基板とともにエピタキシャル半導
体基板を構成するエピタキシャル層、 ３：ソース電極、　　　４ニドレイン電極、５：ゲート
電極、　　６：金属電極、 ７：バイアホール（穴）、　　８：金属、９：ヒートシ
ンク。 代理人　　弁理士　三　好　秀　和

Claims (1)

1. 【特許請求の範囲】 （ａ）化合物半導体からなる半導体基板の一主面上にゲ
   ート電極及びオーミック接触するソース電極、ドレイン
   電極を形成する工程、 （ｂ）前記半導体基板の一主面上に前記ソース電極に接
   続された金属電極を形成する工程、 （ｃ）前記半導体基板の他の主面から当該半導体基板を
   エッチング除去して前記金属電極の下面が露出する穴を
   穿設する工程、 （ｄ）前記穴内に金属を設けることにより前記ソース電
   極を前記半導体基板の他の主面に接続する工程 を有することを特徴とする電界効果トランジスタの製造
   方法。