JPH0520253A - データ処理装置 - Google Patents
データ処理装置Info
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- JPH0520253A JPH0520253A JP3172619A JP17261991A JPH0520253A JP H0520253 A JPH0520253 A JP H0520253A JP 3172619 A JP3172619 A JP 3172619A JP 17261991 A JP17261991 A JP 17261991A JP H0520253 A JPH0520253 A JP H0520253A
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Abstract
(57)【要約】
【目的】 ＣＰＵとは別にメモリアクセス機能を有する
機能ブロックを備えたデータ処理装置において、ＣＰＵ
によるメモリの随時アクセスを実現しながらハードウェ
アの縮小化と低コスト化を図る。 【構成】 データ転送制御部１を介してＣＰＵ５と第１
及び第２の機能ブロック３，４とにＲＡＭ７を共用さ
せ、ＣＰＵ５がＲＡＭ７に随時アクセスできるようにデ
ータ転送制御部１の動作を転送モードとＣＰＵモードと
の時分割方式とする。データ転送制御部１は、データ保
持のための第１〜第４の保持回路３１〜３４を備え、第
１又は第２の機能ブロック３，４によるＲＡＭ７へのア
クセスを媒介するための転送モード期間中にＣＰＵ５か
ら書き込み要求信号１０１又は読み出し要求信号１０５
を受けた場合は、ＣＰＵ５にウェイト信号１０３を返し
て該ＣＰＵ５を待機させたうえで、ＣＰＵモード期間に
切り替わった時点でＣＰＵ５によるＲＡＭ７へのアクセ
スを媒介する。
機能ブロックを備えたデータ処理装置において、ＣＰＵ
によるメモリの随時アクセスを実現しながらハードウェ
アの縮小化と低コスト化を図る。 【構成】 データ転送制御部１を介してＣＰＵ５と第１
及び第２の機能ブロック３，４とにＲＡＭ７を共用さ
せ、ＣＰＵ５がＲＡＭ７に随時アクセスできるようにデ
ータ転送制御部１の動作を転送モードとＣＰＵモードと
の時分割方式とする。データ転送制御部１は、データ保
持のための第１〜第４の保持回路３１〜３４を備え、第
１又は第２の機能ブロック３，４によるＲＡＭ７へのア
クセスを媒介するための転送モード期間中にＣＰＵ５か
ら書き込み要求信号１０１又は読み出し要求信号１０５
を受けた場合は、ＣＰＵ５にウェイト信号１０３を返し
て該ＣＰＵ５を待機させたうえで、ＣＰＵモード期間に
切り替わった時点でＣＰＵ５によるＲＡＭ７へのアクセ
スを媒介する。
Description
【０００１】
【産業上の利用分野】本発明は、中央処理装置とは別に
メモリアクセス機能を有する機能ブロックを備えたデー
タ処理装置に関するものである。
メモリアクセス機能を有する機能ブロックを備えたデー
タ処理装置に関するものである。
【０００２】
【従来の技術】プログラムの実行のためにＲＡＭ等のメ
モリにアクセスする中央処理装置（以下、ＣＰＵとい
う。）を備えるとともに、該ＣＰＵとは別に同様にメモ
リアクセス機能を有する機能ブロックを備えたデータ処
理装置が知られている。
モリにアクセスする中央処理装置（以下、ＣＰＵとい
う。）を備えるとともに、該ＣＰＵとは別に同様にメモ
リアクセス機能を有する機能ブロックを備えたデータ処
理装置が知られている。
【０００３】図４は、この種の従来のデータ処理装置の
構成を示したブロック図である。同図において、第１の
ＲＡＭ２はデータを格納するためのメモリであって、デ
ータ転送制御部１は第１のＲＡＭ２への第１及び第２の
機能ブロック３，４の各々のアクセスを媒介するもので
ある。第２のＲＡＭ６はプログラムやデータを格納する
ための他のメモリであって、ＣＰＵ５は第２のＲＡＭ６
をアクセスしながらプログラムを実行するものである。
ただし、ＣＰＵ５は、データ転送制御部１並びに第１及
び第２の機能ブロック３，４の各々の動作の制御をも司
る。
構成を示したブロック図である。同図において、第１の
ＲＡＭ２はデータを格納するためのメモリであって、デ
ータ転送制御部１は第１のＲＡＭ２への第１及び第２の
機能ブロック３，４の各々のアクセスを媒介するもので
ある。第２のＲＡＭ６はプログラムやデータを格納する
ための他のメモリであって、ＣＰＵ５は第２のＲＡＭ６
をアクセスしながらプログラムを実行するものである。
ただし、ＣＰＵ５は、データ転送制御部１並びに第１及
び第２の機能ブロック３，４の各々の動作の制御をも司
る。
【０００４】以上の構成の従来のデータ処理装置の動作
を簡単に説明すると、第１の機能ブロック３から第１の
ＲＡＭ２へのデータ転送すなわち第１のＲＡＭ２へのデ
ータの書き込みを実行する場合は、まず第１の機能ブロ
ック３からデータ転送制御部１にデータが渡される。第
１の機能ブロック３からデータを受けたデータ転送制御
部１は、該データを一時保持し、第１のＲＡＭ２に対し
て書き込みアドレスを与えながら保持データを出力する
ことにより該データを第１のＲＡＭ２の所定のアドレス
に書き込む。第２の機能ブロック４から第１のＲＡＭ２
へのデータの書き込みも同様の手順で実行される。
を簡単に説明すると、第１の機能ブロック３から第１の
ＲＡＭ２へのデータ転送すなわち第１のＲＡＭ２へのデ
ータの書き込みを実行する場合は、まず第１の機能ブロ
ック３からデータ転送制御部１にデータが渡される。第
１の機能ブロック３からデータを受けたデータ転送制御
部１は、該データを一時保持し、第１のＲＡＭ２に対し
て書き込みアドレスを与えながら保持データを出力する
ことにより該データを第１のＲＡＭ２の所定のアドレス
に書き込む。第２の機能ブロック４から第１のＲＡＭ２
へのデータの書き込みも同様の手順で実行される。
【０００５】第１のＲＡＭ２から第１の機能ブロック３
又は第２の機能ブロック４へのデータ転送すなわち第１
のＲＡＭ２のデータの読み出しを実行する場合は、まず
データ転送制御部１が第１のＲＡＭ２の所定のアドレス
のデータを読み出し、該読み出したデータを一時保持す
る。データ転送制御部１は、さらに該保持データを第１
の機能ブロック３又は第２の機能ブロック４へ渡す。
又は第２の機能ブロック４へのデータ転送すなわち第１
のＲＡＭ２のデータの読み出しを実行する場合は、まず
データ転送制御部１が第１のＲＡＭ２の所定のアドレス
のデータを読み出し、該読み出したデータを一時保持す
る。データ転送制御部１は、さらに該保持データを第１
の機能ブロック３又は第２の機能ブロック４へ渡す。
【０００６】一方、ＣＰＵ５は、第１の機能ブロック３
又は第２の機能ブロック４と第１のＲＡＭ２との間のデ
ータ転送中であっても、データ転送制御部１の状態とは
無関係に第２のＲＡＭ６を随時アクセスできる。
又は第２の機能ブロック４と第１のＲＡＭ２との間のデ
ータ転送中であっても、データ転送制御部１の状態とは
無関係に第２のＲＡＭ６を随時アクセスできる。
【０００７】
【発明が解決しようとする課題】上記従来のデータ処理
装置は、第１の機能ブロック３又は第２の機能ブロック
４がアクセスするデータ格納用メモリ（第１のＲＡＭ
２）と、ＣＰＵ５がアクセスするプログラムやデータを
格納するためのメモリ（第２のＲＡＭ６）とが別々にな
っていたので、メモリのハードウェアが大きくなると同
時にコスト高になるという問題を有していた。
装置は、第１の機能ブロック３又は第２の機能ブロック
４がアクセスするデータ格納用メモリ（第１のＲＡＭ
２）と、ＣＰＵ５がアクセスするプログラムやデータを
格納するためのメモリ（第２のＲＡＭ６）とが別々にな
っていたので、メモリのハードウェアが大きくなると同
時にコスト高になるという問題を有していた。
【０００８】本発明の目的は、ＣＰＵとは別にメモリア
クセス機能を有する機能ブロックを備えたデータ処理装
置において、ＣＰＵによるメモリの随時アクセスを実現
しながらハードウェアの縮小化と低コスト化を図ること
にある。
クセス機能を有する機能ブロックを備えたデータ処理装
置において、ＣＰＵによるメモリの随時アクセスを実現
しながらハードウェアの縮小化と低コスト化を図ること
にある。
【０００９】
【課題を解決するための手段】上記課題を解決するため
に本発明は、データ転送制御部を介してＣＰＵと機能ブ
ロックとにメモリを共用させ、ＣＰＵがメモリに随時ア
クセスできるようにデータ転送制御部の動作モードを時
分割方式としたものである。
に本発明は、データ転送制御部を介してＣＰＵと機能ブ
ロックとにメモリを共用させ、ＣＰＵがメモリに随時ア
クセスできるようにデータ転送制御部の動作モードを時
分割方式としたものである。
【００１０】具体的に説明すると、請求項１の発明は、
プログラムやデータを格納するための記憶装置と、該記
憶装置へのアクセスを媒介するためのデータ転送制御部
と、このデータ転送制御部を介して前記記憶装置にアク
セスするＣＰＵと、同じく該データ転送制御部を介して
前記記憶装置にアクセスするＣＰＵとは別の機能ブロッ
クとを備え、データ転送制御部は、前記機能ブロックに
よる記憶装置へのアクセスを媒介するための１つの時分
割動作モード期間としての転送モード期間中にＣＰＵか
らアクセス要求信号を受けた場合は、該転送モード期間
から他の時分割動作モード期間としてのＣＰＵモード期
間に切り替わった時点でＣＰＵによる記憶装置へのアク
セスを媒介する機能を有する構成を採用したものであ
る。
プログラムやデータを格納するための記憶装置と、該記
憶装置へのアクセスを媒介するためのデータ転送制御部
と、このデータ転送制御部を介して前記記憶装置にアク
セスするＣＰＵと、同じく該データ転送制御部を介して
前記記憶装置にアクセスするＣＰＵとは別の機能ブロッ
クとを備え、データ転送制御部は、前記機能ブロックに
よる記憶装置へのアクセスを媒介するための１つの時分
割動作モード期間としての転送モード期間中にＣＰＵか
らアクセス要求信号を受けた場合は、該転送モード期間
から他の時分割動作モード期間としてのＣＰＵモード期
間に切り替わった時点でＣＰＵによる記憶装置へのアク
セスを媒介する機能を有する構成を採用したものであ
る。
【００１１】請求項２の発明は、請求項１の発明におい
て、前記データ転送制御部を次に説明する第１〜第３の
保持回路とデータ転送制御回路とにより構成したもので
ある。すなわち、第１の保持回路は、ＣＰＵ又は機能ブ
ロックへ渡すために記憶装置から読み出したデータを保
持するものである。第２の保持回路は、記憶装置へ書き
込むためにＣＰＵから与えられたデータを保持するもの
である。第３の保持回路は、記憶装置へ書き込むために
機能ブロックから与えられたデータを保持するものであ
る。そして、データ転送制御回路は、ＣＰＵによる記憶
装置へのアクセスを媒介するために第１及び第２の保持
回路の動作を制御するとともに、前記機能ブロックによ
る記憶装置へのアクセスを媒介するために第１及び第３
の保持回路の動作を制御するものであって、転送モード
期間中にＣＰＵからのアクセス要求信号として書き込み
要求信号を受けた場合は、該ＣＰＵから与えられたデー
タを第２の保持回路に保持させるとともにＣＰＵによる
書き込み要求信号の再出力を禁止するために該ＣＰＵに
ウェイト信号を返しておき、転送モード期間からＣＰＵ
モード期間に切り替わるのを待って該第２の保持回路に
保持されたデータを前記記憶装置へ書き込む機能を有
し、転送モード期間中にＣＰＵからアクセス要求信号と
して読み出し要求信号を受けた場合は、ＣＰＵによる読
み出し要求信号の再出力を禁止するために該ＣＰＵにウ
ェイト信号を返しておき、転送モード期間からＣＰＵモ
ード期間に切り替わるのを待って記憶装置からデータを
読み出し、該読み出したデータを第１の保持回路に保持
させ、該第１の保持回路に保持されたデータをＣＰＵへ
渡す機能を有するものである。
て、前記データ転送制御部を次に説明する第１〜第３の
保持回路とデータ転送制御回路とにより構成したもので
ある。すなわち、第１の保持回路は、ＣＰＵ又は機能ブ
ロックへ渡すために記憶装置から読み出したデータを保
持するものである。第２の保持回路は、記憶装置へ書き
込むためにＣＰＵから与えられたデータを保持するもの
である。第３の保持回路は、記憶装置へ書き込むために
機能ブロックから与えられたデータを保持するものであ
る。そして、データ転送制御回路は、ＣＰＵによる記憶
装置へのアクセスを媒介するために第１及び第２の保持
回路の動作を制御するとともに、前記機能ブロックによ
る記憶装置へのアクセスを媒介するために第１及び第３
の保持回路の動作を制御するものであって、転送モード
期間中にＣＰＵからのアクセス要求信号として書き込み
要求信号を受けた場合は、該ＣＰＵから与えられたデー
タを第２の保持回路に保持させるとともにＣＰＵによる
書き込み要求信号の再出力を禁止するために該ＣＰＵに
ウェイト信号を返しておき、転送モード期間からＣＰＵ
モード期間に切り替わるのを待って該第２の保持回路に
保持されたデータを前記記憶装置へ書き込む機能を有
し、転送モード期間中にＣＰＵからアクセス要求信号と
して読み出し要求信号を受けた場合は、ＣＰＵによる読
み出し要求信号の再出力を禁止するために該ＣＰＵにウ
ェイト信号を返しておき、転送モード期間からＣＰＵモ
ード期間に切り替わるのを待って記憶装置からデータを
読み出し、該読み出したデータを第１の保持回路に保持
させ、該第１の保持回路に保持されたデータをＣＰＵへ
渡す機能を有するものである。
【００１２】
【作用】請求項１の発明によれば、ＣＰＵと、該ＣＰＵ
とは別のメモリアクセス機能を有する機能ブロックとが
データ転送制御部を介して１つの記憶装置を共有する。
ただし、機能ブロックによる記憶装置へのアクセスはデ
ータ転送制御部の全動作期間のうちの転送モード期間に
限られ、データ転送制御部は、転送モード期間中にＣＰ
Ｕからアクセス要求信号を受けた場合は転送モード期間
からＣＰＵモード期間に切り替わった時点でＣＰＵによ
る記憶装置へのアクセスを媒介する。これにより、機能
ブロックと記憶装置との間で大量のデータを連続的に転
送しようとする場合であって該データ転送に長時間を要
するときでも、ＣＰＵは記憶装置に随時アクセスでき
る。
とは別のメモリアクセス機能を有する機能ブロックとが
データ転送制御部を介して１つの記憶装置を共有する。
ただし、機能ブロックによる記憶装置へのアクセスはデ
ータ転送制御部の全動作期間のうちの転送モード期間に
限られ、データ転送制御部は、転送モード期間中にＣＰ
Ｕからアクセス要求信号を受けた場合は転送モード期間
からＣＰＵモード期間に切り替わった時点でＣＰＵによ
る記憶装置へのアクセスを媒介する。これにより、機能
ブロックと記憶装置との間で大量のデータを連続的に転
送しようとする場合であって該データ転送に長時間を要
するときでも、ＣＰＵは記憶装置に随時アクセスでき
る。
【００１３】また、請求項２の発明によれば、機能ブロ
ックから記憶装置へのデータ転送すなわち該記憶装置へ
のデータの書き込みを実行する場合は、まず機能ブロッ
クから与えられたデータが第３の保持回路に一時保持さ
れる。該保持データは、データ転送制御回路の制御のも
とで転送モード期間内に第３の保持回路から記憶装置へ
転送され、該記憶装置に書き込まれる。
ックから記憶装置へのデータ転送すなわち該記憶装置へ
のデータの書き込みを実行する場合は、まず機能ブロッ
クから与えられたデータが第３の保持回路に一時保持さ
れる。該保持データは、データ転送制御回路の制御のも
とで転送モード期間内に第３の保持回路から記憶装置へ
転送され、該記憶装置に書き込まれる。
【００１４】記憶装置から機能ブロックへのデータ転送
すなわち該記憶装置のデータの読み出しを実行する場合
は、転送モード期間内に記憶装置からデータが読み出さ
れ、該読み出しデータが第１の保持回路に一時保持さ
れ、該保持データがデータ転送制御回路の制御のもとで
該第１の保持回路から機能ブロックへ渡される。
すなわち該記憶装置のデータの読み出しを実行する場合
は、転送モード期間内に記憶装置からデータが読み出さ
れ、該読み出しデータが第１の保持回路に一時保持さ
れ、該保持データがデータ転送制御回路の制御のもとで
該第１の保持回路から機能ブロックへ渡される。
【００１５】一方、データ転送制御回路は、転送モード
期間中にＣＰＵから記憶装置に対する書き込み要求信号
を受けた場合は、まず該ＣＰＵから与えられたデータを
第２の保持回路に保持させるとともに、該保持データの
消失を防止するためにＣＰＵにウェイト信号を返すこと
によって該ＣＰＵを待機状態にさせ、該ＣＰＵによる書
き込み要求信号の再出力を禁止しておく。そして、転送
モード期間からＣＰＵモード期間に切り替わるのを待っ
て、該第２の保持回路に保持されていたデータを前記記
憶装置へ書き込む。
期間中にＣＰＵから記憶装置に対する書き込み要求信号
を受けた場合は、まず該ＣＰＵから与えられたデータを
第２の保持回路に保持させるとともに、該保持データの
消失を防止するためにＣＰＵにウェイト信号を返すこと
によって該ＣＰＵを待機状態にさせ、該ＣＰＵによる書
き込み要求信号の再出力を禁止しておく。そして、転送
モード期間からＣＰＵモード期間に切り替わるのを待っ
て、該第２の保持回路に保持されていたデータを前記記
憶装置へ書き込む。
【００１６】さらにデータ転送制御回路は、転送モード
期間中にＣＰＵから記憶装置に対する読み出し要求信号
を受けた場合は、まずＣＰＵによる読み出し要求信号の
再出力を禁止するために該ＣＰＵにウェイト信号を返し
ておく。そして、転送モード期間からＣＰＵモード期間
に切り替わるのを待って記憶装置からデータを読み出
し、該読み出したデータを第１の保持回路に保持させ、
該第１の保持回路に保持されたデータをＣＰＵへ渡す。
期間中にＣＰＵから記憶装置に対する読み出し要求信号
を受けた場合は、まずＣＰＵによる読み出し要求信号の
再出力を禁止するために該ＣＰＵにウェイト信号を返し
ておく。そして、転送モード期間からＣＰＵモード期間
に切り替わるのを待って記憶装置からデータを読み出
し、該読み出したデータを第１の保持回路に保持させ、
該第１の保持回路に保持されたデータをＣＰＵへ渡す。
【００１７】
【実施例】以下、本発明の実施例について図面を参照し
ながら説明する。
ながら説明する。
【００１８】図１は、本発明の実施例におけるデータ処
理装置の構成の概要を示したブロック図である。同図に
おいて、ＲＡＭ７はプログラムやデータを格納するため
のメモリであって、第１及び第２の機能ブロック３，４
並びにＣＰＵ５がいずれもデータ転送制御部１を介して
アクセスできるものである。ただし、第１の機能ブロッ
ク３又は第２の機能ブロック４とＲＡＭ７との間でデー
タ転送が行われている間でもＣＰＵ５が速やかにＲＡＭ
７にアクセスできるように、データ転送制御部１の動作
モードは、図２に示したように第１の機能ブロック３又
は第２の機能ブロック４によるＲＡＭ７へのアクセスを
媒介するための転送モードと、ＣＰＵ５によるＲＡＭ７
へのアクセスを媒介するためのＣＰＵモードとの２つの
時分割モードに分けられている。なお、データ転送制御
部１並びに第１及び第２の機能ブロック３，４は、ＣＰ
Ｕ５の制御を受ける。
理装置の構成の概要を示したブロック図である。同図に
おいて、ＲＡＭ７はプログラムやデータを格納するため
のメモリであって、第１及び第２の機能ブロック３，４
並びにＣＰＵ５がいずれもデータ転送制御部１を介して
アクセスできるものである。ただし、第１の機能ブロッ
ク３又は第２の機能ブロック４とＲＡＭ７との間でデー
タ転送が行われている間でもＣＰＵ５が速やかにＲＡＭ
７にアクセスできるように、データ転送制御部１の動作
モードは、図２に示したように第１の機能ブロック３又
は第２の機能ブロック４によるＲＡＭ７へのアクセスを
媒介するための転送モードと、ＣＰＵ５によるＲＡＭ７
へのアクセスを媒介するためのＣＰＵモードとの２つの
時分割モードに分けられている。なお、データ転送制御
部１並びに第１及び第２の機能ブロック３，４は、ＣＰ
Ｕ５の制御を受ける。
【００１９】以上の構成の本実施例のデータ処理装置の
動作を説明すると、第１の機能ブロック３からＲＡＭ７
へのデータ転送すなわちＲＡＭ７へのデータの書き込み
を実行する場合は、まず第１の機能ブロック３からデー
タ転送制御部１にデータが渡される。第１の機能ブロッ
ク３からデータを受けたデータ転送制御部１は、該デー
タを一時保持し、転送モード期間に切り替わるのを待っ
てＲＡＭ７に対して書き込みアドレスを与えながら保持
データを出力することにより該データをＲＡＭ７の所定
のアドレスに書き込む。第２の機能ブロック４からＲＡ
Ｍ７へのデータの書き込みも同様の手順で実行される。
動作を説明すると、第１の機能ブロック３からＲＡＭ７
へのデータ転送すなわちＲＡＭ７へのデータの書き込み
を実行する場合は、まず第１の機能ブロック３からデー
タ転送制御部１にデータが渡される。第１の機能ブロッ
ク３からデータを受けたデータ転送制御部１は、該デー
タを一時保持し、転送モード期間に切り替わるのを待っ
てＲＡＭ７に対して書き込みアドレスを与えながら保持
データを出力することにより該データをＲＡＭ７の所定
のアドレスに書き込む。第２の機能ブロック４からＲＡ
Ｍ７へのデータの書き込みも同様の手順で実行される。
【００２０】ＲＡＭ７から第１の機能ブロック３又は第
２の機能ブロック４へのデータ転送すなわちＲＡＭ７の
データの読み出しを実行する場合は、データ転送制御部
１は、転送モード期間内にまずＲＡＭ７の所定のアドレ
スのデータを読み出し、該読み出したデータを一時保持
し、さらに該保持データを第１の機能ブロック３又は第
２の機能ブロック４へ転送する。
２の機能ブロック４へのデータ転送すなわちＲＡＭ７の
データの読み出しを実行する場合は、データ転送制御部
１は、転送モード期間内にまずＲＡＭ７の所定のアドレ
スのデータを読み出し、該読み出したデータを一時保持
し、さらに該保持データを第１の機能ブロック３又は第
２の機能ブロック４へ転送する。
【００２１】一方、データ転送制御部１は、転送モード
期間中にＣＰＵ５からアクセス要求信号を受けた場合
は、ＣＰＵモード期間に切り替わった時点でＣＰＵ５に
よるＲＡＭ７へのアクセスを媒介する。つまり、ＣＰＵ
５は、第１の機能ブロック３又は第２の機能ブロック４
とＲＡＭ７との間のデータ転送中であっても、データ転
送制御部１の動作モードがＣＰＵモードに切り替わった
時点でＲＡＭ７をアクセスできるのである。
期間中にＣＰＵ５からアクセス要求信号を受けた場合
は、ＣＰＵモード期間に切り替わった時点でＣＰＵ５に
よるＲＡＭ７へのアクセスを媒介する。つまり、ＣＰＵ
５は、第１の機能ブロック３又は第２の機能ブロック４
とＲＡＭ７との間のデータ転送中であっても、データ転
送制御部１の動作モードがＣＰＵモードに切り替わった
時点でＲＡＭ７をアクセスできるのである。
【００２２】図３は、上記データ転送制御部１の内部詳
細構成を該データ処理装置の他の構成要素である第１及
び第２の機能ブロック３，４、ＣＰＵ５並びにＲＡＭ７
とともに示したブロック図である。ただし、ＣＰＵ５か
ら第１及び第２の機能ブロック３，４への制御線は図示
を省略している。
細構成を該データ処理装置の他の構成要素である第１及
び第２の機能ブロック３，４、ＣＰＵ５並びにＲＡＭ７
とともに示したブロック図である。ただし、ＣＰＵ５か
ら第１及び第２の機能ブロック３，４への制御線は図示
を省略している。
【００２３】同図中のデータ転送制御部１において、３
１はＲＡＭ７から読み出したデータを保持するための第
１の保持回路であって、該第１の保持回路３１に保持さ
れたデータは第１の制御信号１００により選択された第
１の機能ブロック３、第２の機能ブロック４又はＣＰＵ
５のうちのいずれかへ渡される。３２はＲＡＭ７へ書き
込むためにＣＰＵ５から与えられたデータを保持するた
めの第２の保持回路、３３は第１の機能ブロック３から
与えられたデータを保持するための第３の保持回路、３
４は第２の機能ブロック４から与えられたデータを保持
するための第４の保持回路である。３５はＲＡＭ７の書
き込み及び読み出しを制御するためのＲＡＭ制御回路、
３６はＣＰＵ５からＲＡＭ７に対する書き込み要求があ
ったことを記憶するためのフラグ回路、３７はタイミン
グ調整のためのウェイト制御回路である。ＲＡＭ制御回
路３５、フラグ回路３６及びウェイト制御回路３７は、
第１の機能ブロック３又は第２の機能ブロック４による
ＲＡＭ７へのアクセスとＣＰＵ５によるＲＡＭ７へのア
クセスとの間の協調をとるためのデータ転送制御回路３
８を構成する。
１はＲＡＭ７から読み出したデータを保持するための第
１の保持回路であって、該第１の保持回路３１に保持さ
れたデータは第１の制御信号１００により選択された第
１の機能ブロック３、第２の機能ブロック４又はＣＰＵ
５のうちのいずれかへ渡される。３２はＲＡＭ７へ書き
込むためにＣＰＵ５から与えられたデータを保持するた
めの第２の保持回路、３３は第１の機能ブロック３から
与えられたデータを保持するための第３の保持回路、３
４は第２の機能ブロック４から与えられたデータを保持
するための第４の保持回路である。３５はＲＡＭ７の書
き込み及び読み出しを制御するためのＲＡＭ制御回路、
３６はＣＰＵ５からＲＡＭ７に対する書き込み要求があ
ったことを記憶するためのフラグ回路、３７はタイミン
グ調整のためのウェイト制御回路である。ＲＡＭ制御回
路３５、フラグ回路３６及びウェイト制御回路３７は、
第１の機能ブロック３又は第２の機能ブロック４による
ＲＡＭ７へのアクセスとＣＰＵ５によるＲＡＭ７へのア
クセスとの間の協調をとるためのデータ転送制御回路３
８を構成する。
【００２４】以上に説明したデータ転送制御部１の内部
動作を説明すると、第１の機能ブロック３からＲＡＭ７
へのデータ転送すなわちＲＡＭ７へのデータの書き込み
を実行する場合は、まず第１の機能ブロック３から与え
られたデータが第３の保持回路３３に一時保持される。
この第３の保持回路３３は、ＣＰＵ５との共用ではなく
て第１の機能ブロック３の専用であるので、ＣＰＵモー
ド期間内であっても直ちにデータ保持を実行することが
できる。そして、該第３の保持回路３３に保持されたデ
ータは、転送モード期間内は直ちにＣＰＵモードでは転
送モード期間に切り替わるのを待ってＲＡＭ制御回路３
５から出力される第１の制御信号１００によりＲＡＭ７
に対して出力され、同じくＲＡＭ制御回路３５から出力
される書き込み信号１０４によりＲＡＭ７へ書き込まれ
る。第２の機能ブロック４からＲＡＭ７へのデータの書
き込みは、第４の保持回路３４を用いて同様の手順で実
行される。
動作を説明すると、第１の機能ブロック３からＲＡＭ７
へのデータ転送すなわちＲＡＭ７へのデータの書き込み
を実行する場合は、まず第１の機能ブロック３から与え
られたデータが第３の保持回路３３に一時保持される。
この第３の保持回路３３は、ＣＰＵ５との共用ではなく
て第１の機能ブロック３の専用であるので、ＣＰＵモー
ド期間内であっても直ちにデータ保持を実行することが
できる。そして、該第３の保持回路３３に保持されたデ
ータは、転送モード期間内は直ちにＣＰＵモードでは転
送モード期間に切り替わるのを待ってＲＡＭ制御回路３
５から出力される第１の制御信号１００によりＲＡＭ７
に対して出力され、同じくＲＡＭ制御回路３５から出力
される書き込み信号１０４によりＲＡＭ７へ書き込まれ
る。第２の機能ブロック４からＲＡＭ７へのデータの書
き込みは、第４の保持回路３４を用いて同様の手順で実
行される。
【００２５】ＲＡＭ７から第１の機能ブロック３へのデ
ータ転送すなわちＲＡＭ７のデータの読み出しを実行す
る場合は、まずＲＡＭ制御回路３５から出力される読み
出し信号１０７によりＲＡＭ７からデータが読み出さ
れ、該ＲＡＭ７から読み出されたデータは、同じくＲＡ
Ｍ制御回路３５から出力される第１の制御信号１００に
より第１の保持回路３１に一時保持される。ただし、第
１の保持回路３１はＣＰＵ５と第１及び第２の機能ブロ
ック３，４との共用になっているので、ＲＡＭ７のデー
タの読み出し及び保持は、転送モード期間内は直ちに実
行されるが、ＣＰＵモードでは転送モード期間に切り替
わるのを待って実行される。このようにして第１の保持
回路３１に保持されたデータは、同じく第１の制御信号
１００により選択された第１の機能ブロック３へ渡され
る。ＲＡＭ７から第２の機能ブロック４へのデータの読
み出しは、同じく第１の保持回路３１を介して同様の手
順で実行される。
ータ転送すなわちＲＡＭ７のデータの読み出しを実行す
る場合は、まずＲＡＭ制御回路３５から出力される読み
出し信号１０７によりＲＡＭ７からデータが読み出さ
れ、該ＲＡＭ７から読み出されたデータは、同じくＲＡ
Ｍ制御回路３５から出力される第１の制御信号１００に
より第１の保持回路３１に一時保持される。ただし、第
１の保持回路３１はＣＰＵ５と第１及び第２の機能ブロ
ック３，４との共用になっているので、ＲＡＭ７のデー
タの読み出し及び保持は、転送モード期間内は直ちに実
行されるが、ＣＰＵモードでは転送モード期間に切り替
わるのを待って実行される。このようにして第１の保持
回路３１に保持されたデータは、同じく第１の制御信号
１００により選択された第１の機能ブロック３へ渡され
る。ＲＡＭ７から第２の機能ブロック４へのデータの読
み出しは、同じく第１の保持回路３１を介して同様の手
順で実行される。
【００２６】一方、転送モード期間中にＣＰＵ５からＲ
ＡＭ７に対する書き込み要求信号１０１が出力された場
合は、まずＣＰＵ５から与えられたデータが該書き込み
要求信号１０１により第２の保持回路３２に一時保持さ
れる。この第２の保持回路３２は、第１及び第２の機能
ブロック３，４との共用ではなくてＣＰＵ５の専用であ
るので、転送モード期間内であっても直ちにデータ保持
を実行することができる。書き込み要求信号１０１はフ
ラグ回路３６にも与えられ、該フラグ回路３６はＣＰＵ
５から書き込み要求があったことを記憶する。この結
果、フラグ回路３６の出力であるフラグ信号１０２がセ
ットされる。セットされたフラグ信号１０２を受けたウ
ェイト制御回路３７は、該フラグ信号１０２を受けたこ
とを第２の制御信号１０６を通してＲＡＭ制御回路３５
に伝えるとともに、第２の保持回路３２の保持データの
消失を防止するために、該フラグ信号１０２がリセット
されるまでＣＰＵ５にウェイト信号１０３を返すことに
よって該ＣＰＵ５による書き込み要求信号１０１の再出
力を禁止しておく。一方、第２の保持回路３２に保持さ
れたデータは、ＣＰＵモード期間から転送モード期間に
切り替わるのを待ってＲＡＭ制御回路３５から出力され
る第１の制御信号１００により第２の保持回路３２から
ＲＡＭ７に対して出力され、同じくＲＡＭ制御回路３５
から出力される書き込み信号１０４によりＲＡＭ７へ書
き込まれる。この書き込み信号１０４はフラグ回路３６
にも与えられてフラグ信号１０２がリセットされる。こ
の結果、ウェイト信号１０３が解除され、ＣＰＵ５の待
機状態が終了する。
ＡＭ７に対する書き込み要求信号１０１が出力された場
合は、まずＣＰＵ５から与えられたデータが該書き込み
要求信号１０１により第２の保持回路３２に一時保持さ
れる。この第２の保持回路３２は、第１及び第２の機能
ブロック３，４との共用ではなくてＣＰＵ５の専用であ
るので、転送モード期間内であっても直ちにデータ保持
を実行することができる。書き込み要求信号１０１はフ
ラグ回路３６にも与えられ、該フラグ回路３６はＣＰＵ
５から書き込み要求があったことを記憶する。この結
果、フラグ回路３６の出力であるフラグ信号１０２がセ
ットされる。セットされたフラグ信号１０２を受けたウ
ェイト制御回路３７は、該フラグ信号１０２を受けたこ
とを第２の制御信号１０６を通してＲＡＭ制御回路３５
に伝えるとともに、第２の保持回路３２の保持データの
消失を防止するために、該フラグ信号１０２がリセット
されるまでＣＰＵ５にウェイト信号１０３を返すことに
よって該ＣＰＵ５による書き込み要求信号１０１の再出
力を禁止しておく。一方、第２の保持回路３２に保持さ
れたデータは、ＣＰＵモード期間から転送モード期間に
切り替わるのを待ってＲＡＭ制御回路３５から出力され
る第１の制御信号１００により第２の保持回路３２から
ＲＡＭ７に対して出力され、同じくＲＡＭ制御回路３５
から出力される書き込み信号１０４によりＲＡＭ７へ書
き込まれる。この書き込み信号１０４はフラグ回路３６
にも与えられてフラグ信号１０２がリセットされる。こ
の結果、ウェイト信号１０３が解除され、ＣＰＵ５の待
機状態が終了する。
【００２７】ＣＰＵ５の読み出し要求信号１０５は、ウ
ェイト制御回路３７に与えられる。転送モード期間中に
ＣＰＵ５からＲＡＭ７に対する読み出し要求信号１０５
が出力された場合は、直ちにＣＰＵ５に対してデータを
渡すことはできないので、まずＣＰＵ５にウェイト信号
１０３を返すことによって該ＣＰＵに該読み出し要求信
号１０５の出力を継続させ、その再出力を禁止してお
く。ウェイト制御回路３７は、ＣＰＵ５から読み出し要
求信号１０５を受けたことを第２の制御信号１０６を通
してＲＡＭ制御回路３５に伝える。一方、転送モード期
間からＣＰＵモード期間に切り替わるのを待ってＲＡＭ
制御回路３５から出力される読み出し信号１０７により
ＲＡＭ７からデータが読み出され、該ＲＡＭ７から読み
出されたデータは、同じくＲＡＭ制御回路３５から出力
される第１の制御信号１００により第１の保持回路３１
に一時保持される。このようにして第１の保持回路３１
に保持されたデータは、同じく第１の制御信号１００に
より選択されたＣＰＵ５へ渡される。ただし、ウェイト
制御回路３７は、動作モードがＣＰＵモードに切り替わ
った時点でウェイト信号１０３を解除する。
ェイト制御回路３７に与えられる。転送モード期間中に
ＣＰＵ５からＲＡＭ７に対する読み出し要求信号１０５
が出力された場合は、直ちにＣＰＵ５に対してデータを
渡すことはできないので、まずＣＰＵ５にウェイト信号
１０３を返すことによって該ＣＰＵに該読み出し要求信
号１０５の出力を継続させ、その再出力を禁止してお
く。ウェイト制御回路３７は、ＣＰＵ５から読み出し要
求信号１０５を受けたことを第２の制御信号１０６を通
してＲＡＭ制御回路３５に伝える。一方、転送モード期
間からＣＰＵモード期間に切り替わるのを待ってＲＡＭ
制御回路３５から出力される読み出し信号１０７により
ＲＡＭ７からデータが読み出され、該ＲＡＭ７から読み
出されたデータは、同じくＲＡＭ制御回路３５から出力
される第１の制御信号１００により第１の保持回路３１
に一時保持される。このようにして第１の保持回路３１
に保持されたデータは、同じく第１の制御信号１００に
より選択されたＣＰＵ５へ渡される。ただし、ウェイト
制御回路３７は、動作モードがＣＰＵモードに切り替わ
った時点でウェイト信号１０３を解除する。
【００２８】なお、ＣＰＵモード期間中にＣＰＵ５から
ＲＡＭ７に対する書き込み要求信号１０１が出力された
場合は、ＣＰＵ５から与えられたデータが該書き込み要
求信号１０１により第２の保持回路３２に直ちに一時保
持されるだけでなく、該第２の保持回路３２に保持され
たデータは、ＲＡＭ制御回路３５から直ちに出力される
第１の制御信号１００と書き込み信号１０４とによりＲ
ＡＭ７へ直ちに書き込まれる。また、ＣＰＵモード期間
中にＣＰＵ５からＲＡＭ７に対する読み出し要求信号１
０５が出力された場合は、ウェイト制御回路３７がＣＰ
Ｕ５へウェイト信号１０３を返すことはなく、ＲＡＭ制
御回路３５から直ちに出力される読み出し信号１０７と
第１の制御信号１００とによりＲＡＭ７の読み出しデー
タが第１の保持回路３１を介してＣＰＵ５へ直ちに渡さ
れる。
ＲＡＭ７に対する書き込み要求信号１０１が出力された
場合は、ＣＰＵ５から与えられたデータが該書き込み要
求信号１０１により第２の保持回路３２に直ちに一時保
持されるだけでなく、該第２の保持回路３２に保持され
たデータは、ＲＡＭ制御回路３５から直ちに出力される
第１の制御信号１００と書き込み信号１０４とによりＲ
ＡＭ７へ直ちに書き込まれる。また、ＣＰＵモード期間
中にＣＰＵ５からＲＡＭ７に対する読み出し要求信号１
０５が出力された場合は、ウェイト制御回路３７がＣＰ
Ｕ５へウェイト信号１０３を返すことはなく、ＲＡＭ制
御回路３５から直ちに出力される読み出し信号１０７と
第１の制御信号１００とによりＲＡＭ７の読み出しデー
タが第１の保持回路３１を介してＣＰＵ５へ直ちに渡さ
れる。
【００２９】
【発明の効果】以上説明してきたように請求項１の発明
によれば、ＣＰＵとは別にメモリアクセス機能を有する
機能ブロックを備えたデータ処理装置において、データ
転送制御部を介してＣＰＵと機能ブロックとにメモリを
共用させ、データ転送制御部の動作モードをＣＰＵによ
るアクセスを媒介するためのＣＰＵモードと機能ブロッ
クによるアクセスを媒介するための転送モードとの時分
割方式とした構成を採用したので、ＣＰＵによる随時メ
モリアクセスを実現しながらハードウェアの縮小化と低
コスト化を図ることができる。
によれば、ＣＰＵとは別にメモリアクセス機能を有する
機能ブロックを備えたデータ処理装置において、データ
転送制御部を介してＣＰＵと機能ブロックとにメモリを
共用させ、データ転送制御部の動作モードをＣＰＵによ
るアクセスを媒介するためのＣＰＵモードと機能ブロッ
クによるアクセスを媒介するための転送モードとの時分
割方式とした構成を採用したので、ＣＰＵによる随時メ
モリアクセスを実現しながらハードウェアの縮小化と低
コスト化を図ることができる。
【００３０】また、請求項２の発明によれば、データ保
持のための第１〜第３の保持回路と、転送モード期間中
にＣＰＵからアクセス要求信号を受けた場合はＣＰＵを
待機させながらＣＰＵモード期間に切り替わった時点で
ＣＰＵによるアクセスを媒介するように該３つの保持回
路の動作を制御するためのデータ転送制御回路とを設け
たデータ転送制御部の構成を採用したので、機能ブロッ
クのメモリアクセスとＣＰＵのメモリアクセスとの間の
協調をうまくとることができる。しかも、メモリデータ
の読み出し時に用いられる第１の保持回路をＣＰＵと機
能ブロックとの共用としているので、データ転送制御部
のハードウェアの縮小化とコスト低減を図ることができ
る。また、メモリへのデータの書き込み時に用いられる
第２の保持回路と第３の保持回路とをＣＰＵと機能ブロ
ックとのために個別に設けているので、転送モード期間
中であってもＣＰＵから与えられたデータをＣＰＵモー
ドに切り替わる前に予め第２の保持回路に保持させるこ
とができ、メモリへのデータの書き込みを高速化するこ
とができる。
持のための第１〜第３の保持回路と、転送モード期間中
にＣＰＵからアクセス要求信号を受けた場合はＣＰＵを
待機させながらＣＰＵモード期間に切り替わった時点で
ＣＰＵによるアクセスを媒介するように該３つの保持回
路の動作を制御するためのデータ転送制御回路とを設け
たデータ転送制御部の構成を採用したので、機能ブロッ
クのメモリアクセスとＣＰＵのメモリアクセスとの間の
協調をうまくとることができる。しかも、メモリデータ
の読み出し時に用いられる第１の保持回路をＣＰＵと機
能ブロックとの共用としているので、データ転送制御部
のハードウェアの縮小化とコスト低減を図ることができ
る。また、メモリへのデータの書き込み時に用いられる
第２の保持回路と第３の保持回路とをＣＰＵと機能ブロ
ックとのために個別に設けているので、転送モード期間
中であってもＣＰＵから与えられたデータをＣＰＵモー
ドに切り替わる前に予め第２の保持回路に保持させるこ
とができ、メモリへのデータの書き込みを高速化するこ
とができる。
【図１】 本発明の実施例におけるデータ処理装置の構
成の概要を示したブロック図である。
成の概要を示したブロック図である。
【図２】 図１中のデータ転送制御部の動作モードを示
したタイミングチャート図である。
したタイミングチャート図である。
【図３】 図１中のデータ転送制御部の内部詳細構成を
当該データ処理装置の他の構成要素とともに示したブロ
ック図である。
当該データ処理装置の他の構成要素とともに示したブロ
ック図である。
【図４】 従来のデータ処理装置の構成を示したブロッ
ク図である。
ク図である。
１…データ転送制御部
２…第１のＲＡＭ
３…第１の機能ブロック
４…第２の機能ブロック
５…ＣＰＵ（中央処理装置）
６…第２のＲＡＭ
７…ＲＡＭ（記憶装置）
３１…第１の保持回路
３２…第２の保持回路
３３…第３の保持回路
３４…第４の保持回路
３５…ＲＡＭ制御回路
３６…フラグ回路
３７…ウェイト制御回路
３８…データ転送制御回路
１００…第１の制御信号
１０１…書き込み要求信号（アクセス要求信号）
１０２…フラグ信号
１０３…ウェイト信号
１０４…書き込み信号
１０５…読み出し要求信号（アクセス要求信号）
１０６…第２の制御信号
１０７…読み出し信号
Claims (2)
- 【請求項１】 プログラムやデータを格納するための記
憶装置と、 該記憶装置へのアクセスを媒介するためのデータ転送制
御部と、 該データ転送制御部を介して前記記憶装置にアクセスす
る中央処理装置と、 前記データ転送制御部を介して前記記憶装置にアクセス
する前記中央処理装置とは別の機能ブロックとを備え、 前記データ転送制御部は、前記機能ブロックによる前記
記憶装置へのアクセスを媒介するための１つの時分割動
作モード期間としての転送モード期間中に前記中央処理
装置からアクセス要求信号を受けた場合は、該転送モー
ド期間から他の時分割動作モード期間としてのＣＰＵモ
ード期間に切り替わった時点で前記中央処理装置による
前記記憶装置へのアクセスを媒介する機能を有すること
を特徴とするデータ処理装置。 - 【請求項２】 請求項１記載のデータ処理装置におい
て、 前記データ転送制御部は、 前記中央処理装置又は前記機能ブロックへ渡すために前
記記憶装置から読み出したデータを保持するための第１
の保持回路と、 前記記憶装置へ書き込むために前記中央処理装置から与
えられたデータを保持するための第２の保持回路と、 前記記憶装置へ書き込むために前記機能ブロックから与
えられたデータを保持するための第３の保持回路と、 前記中央処理装置による前記記憶装置へのアクセスを媒
介するために前記第１及び第２の保持回路の動作を制御
するとともに、前記機能ブロックによる前記記憶装置へ
のアクセスを媒介するために前記第１及び第３の保持回
路の動作を制御するためのデータ転送制御回路とを備
え、 該データ転送制御回路は、 前記転送モード期間中に前記中央処理装置からのアクセ
ス要求信号として書き込み要求信号を受けた場合は、該
中央処理装置から与えられたデータを前記第２の保持回
路に保持させるとともに該中央処理装置による書き込み
要求信号の再出力を禁止するために該中央処理装置にウ
ェイト信号を返しておき、該転送モード期間から前記Ｃ
ＰＵモード期間に切り替わるのを待って該第２の保持回
路に保持されたデータを前記記憶装置へ書き込み、 前記転送モード期間中に前記中央処理装置からのアクセ
ス要求信号として読み出し要求信号を受けた場合は、該
中央処理装置による読み出し要求信号の再出力を禁止す
るために該中央処理装置にウェイト信号を返しておき、
該転送モード期間から前記ＣＰＵモード期間に切り替わ
るのを待って前記記憶装置からデータを読み出し、該読
み出したデータを前記第１の保持回路に保持させ、該第
１の保持回路に保持されたデータを前記中央処理装置へ
渡す機能を有することを特徴とするデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3172619A JPH0520253A (ja) | 1991-07-12 | 1991-07-12 | データ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3172619A JPH0520253A (ja) | 1991-07-12 | 1991-07-12 | データ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0520253A true JPH0520253A (ja) | 1993-01-29 |
Family
ID=15945236
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3172619A Withdrawn JPH0520253A (ja) | 1991-07-12 | 1991-07-12 | データ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0520253A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07295921A (ja) * | 1994-04-26 | 1995-11-10 | Nec Ic Microcomput Syst Ltd | データ処理装置 |
| US6587932B2 (en) | 1997-10-09 | 2003-07-01 | Stmicroelectronics S.A. | Processor and system for controlling shared access to a memory |
-
1991
- 1991-07-12 JP JP3172619A patent/JPH0520253A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07295921A (ja) * | 1994-04-26 | 1995-11-10 | Nec Ic Microcomput Syst Ltd | データ処理装置 |
| US6587932B2 (en) | 1997-10-09 | 2003-07-01 | Stmicroelectronics S.A. | Processor and system for controlling shared access to a memory |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19981008 |