JPH065676B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH065676B2 JPH065676B2 JP57111019A JP11101982A JPH065676B2 JP H065676 B2 JPH065676 B2 JP H065676B2 JP 57111019 A JP57111019 A JP 57111019A JP 11101982 A JP11101982 A JP 11101982A JP H065676 B2 JPH065676 B2 JP H065676B2
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- Japan
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- layer
- emitter
- opening
- forming
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D48/00—Individual devices not covered by groups H10D1/00 - H10D44/00
- H10D48/30—Devices controlled by electric currents or voltages
- H10D48/32—Devices controlled by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H10D48/34—Bipolar devices
- H10D48/345—Bipolar transistors having ohmic electrodes on emitter-like, base-like, and collector-like regions
Landscapes
- Bipolar Transistors (AREA)
Description
【発明の詳細な説明】 (1)発明の技術分野 本発明は半導体装置の製造方法、詳しくは外部ベースの
巾を内部ベースの巾と同じに保ち、かつ、エミッタから
きわめて近い位置にベース電極メタルを形成し、外部ベ
ース抵抗をコンタクト抵抗の寄与分のみに低下させたバ
イポーラジャンクショントランジスタ（BJT）の製造方
法に関する。
巾を内部ベースの巾と同じに保ち、かつ、エミッタから
きわめて近い位置にベース電極メタルを形成し、外部ベ
ース抵抗をコンタクト抵抗の寄与分のみに低下させたバ
イポーラジャンクショントランジスタ（BJT）の製造方
法に関する。
(2)技術の背景 第１図の断面図に示される構造のアイソプレーナー（is
o-planar）BJTは知られている。同図において、１はＰ
−形基板、２はＮ＋形埋没層、３は約3000Åの深さのベ
ース、４は約2000Åの深さのエミッタ、５は二酸化シリ
コン（SiO2）のフィールド酸化膜、６はSiO2のパッシベ
ーション膜（絶縁膜）、７はアイソレーション領域、８
はコレクタコンタクト層、Ｃ、Ｅ、Ｂはそれぞれコレク
タ電極、エミッタ電極、ベース電極の窓を示す。
o-planar）BJTは知られている。同図において、１はＰ
−形基板、２はＮ＋形埋没層、３は約3000Åの深さのベ
ース、４は約2000Åの深さのエミッタ、５は二酸化シリ
コン（SiO2）のフィールド酸化膜、６はSiO2のパッシベ
ーション膜（絶縁膜）、７はアイソレーション領域、８
はコレクタコンタクト層、Ｃ、Ｅ、Ｂはそれぞれコレク
タ電極、エミッタ電極、ベース電極の窓を示す。
かかるBJTの作成においては、二重拡散によってベース
３領域内にエミッタ４を形成する。最近の技術ではベー
スおよびエミッタ領域の深さをそれぞれ3000Å、2000Å
程度と浅く形成するが、そのための不純物拡散において
不純物濃度ピークを制御性よく再現することは難しく、
形成されるベースとエミッタの深さにバラツキが生じ、
またベース電極とエミッタ電極の取出しが二次元的にな
るためベース面積を大にしなければならない。かくし
て、コレクタとベース間の寄生容量（Ccb）とベース抵
抗（Rbb′）とがいずれも大になり、BJTのスイッチング
速度が遅くなることが確認されている。
３領域内にエミッタ４を形成する。最近の技術ではベー
スおよびエミッタ領域の深さをそれぞれ3000Å、2000Å
程度と浅く形成するが、そのための不純物拡散において
不純物濃度ピークを制御性よく再現することは難しく、
形成されるベースとエミッタの深さにバラツキが生じ、
またベース電極とエミッタ電極の取出しが二次元的にな
るためベース面積を大にしなければならない。かくし
て、コレクタとベース間の寄生容量（Ccb）とベース抵
抗（Rbb′）とがいずれも大になり、BJTのスイッチング
速度が遅くなることが確認されている。
BJTのスイッチング速度を高める目的からは、ベース面
積とエミッタ面積とが等しいことが理想的であり、その
ための技術が開発されている。
積とエミッタ面積とが等しいことが理想的であり、その
ための技術が開発されている。
第２図には最近の技術によるBJTが断面で示され、同図
において、11はＰ−形基板、12はＮ＋形埋没層、15はSi
O2のフィールド酸化膜を示す。13は分子線エピタキシャ
ル法（MBE法）で形成されたシリコン層で、シリコン層1
3のＮ−形エピタキシャル層19の真上の部分がＮ−形単
結晶シリコンのベース13ａ、またフィールド酸化膜15の
上の砂地で示す部分はベースコンタクトとなる多結晶シ
リコン（ポリシリコン）層13ｂで、Ｎ−形単結晶シリコ
ンのベース13ａ上にＮ＋形のエミッタ14が形成されてい
る。
において、11はＰ−形基板、12はＮ＋形埋没層、15はSi
O2のフィールド酸化膜を示す。13は分子線エピタキシャ
ル法（MBE法）で形成されたシリコン層で、シリコン層1
3のＮ−形エピタキシャル層19の真上の部分がＮ−形単
結晶シリコンのベース13ａ、またフィールド酸化膜15の
上の砂地で示す部分はベースコンタクトとなる多結晶シ
リコン（ポリシリコン）層13ｂで、Ｎ−形単結晶シリコ
ンのベース13ａ上にＮ＋形のエミッタ14が形成されてい
る。
なお第２図において、18はＮ＋形のコレクタコンタクト
層、16はSiO2のパッシベーション（絶縁）膜、Ｃ、Ｅ、
Ｂはそれぞれコレクタ、エミッタ、ベース電極窓を示
す。図示のBJTにおいて、ベース13ａの面積は小に形成
し得るため、前記した寄生容量（Ccb）は小になった。
層、16はSiO2のパッシベーション（絶縁）膜、Ｃ、Ｅ、
Ｂはそれぞれコレクタ、エミッタ、ベース電極窓を示
す。図示のBJTにおいて、ベース13ａの面積は小に形成
し得るため、前記した寄生容量（Ccb）は小になった。
(3)従来技術と問題点 しかし、ベース13ａとポリシリコン層13ｂはシリコン層
13が500〜1000Å程度に薄く形成されているので、ベー
ス電極引出しの抵抗が高くなり、前記したRbb′を小に
することができない。すなわち、第２図に示すBJTは、
従来の技術によるBJTの寄生容量は改善するがベース抵
抗（Rbb′）を小にすることはできず、BJTのスイッチン
グ速度向上の面からなお問題が残されている。
13が500〜1000Å程度に薄く形成されているので、ベー
ス電極引出しの抵抗が高くなり、前記したRbb′を小に
することができない。すなわち、第２図に示すBJTは、
従来の技術によるBJTの寄生容量は改善するがベース抵
抗（Rbb′）を小にすることはできず、BJTのスイッチン
グ速度向上の面からなお問題が残されている。
(4)発明の目的 本発明は上記従来の問題点に鑑み、外部ベース抵抗をコ
ンタクト抵抗の寄与のみにまで減少する構造をもったス
イッチング速度の向上せしめられたBJTの製造方法を提
供することを目的とする。
ンタクト抵抗の寄与のみにまで減少する構造をもったス
イッチング速度の向上せしめられたBJTの製造方法を提
供することを目的とする。
(5)発明の構成 そしてこの目的は本発明によれば、一導電型コレクタ層
上及び該コレクタ層の周囲を取り囲む絶縁領域を形成
し、該半導体層上に分子線エピタキシャル成長法により
反対導電型エピタキシャル層である内部及び外部ベース
層を形成する工程と、該ベース層の外部ベース領域上に
高融点金属もしくは珪化物からなる配線層を形成する工
程と、全面にパッシベーション膜を形成し、該ベース層
の内部領域及び該配線層に対応する箇所にそれぞれ第１
及び第２の開口を形成する工程と、該第１の開口内に露
出した該ベース層の内部領域に接して一導電型エミッタ
層を、該第２の開口に露出した該配線層上にベース電極
をそれぞれ形成する工程とを有することを特徴とする半
導体装置の製造方法を提供することによって達成され
る。
上及び該コレクタ層の周囲を取り囲む絶縁領域を形成
し、該半導体層上に分子線エピタキシャル成長法により
反対導電型エピタキシャル層である内部及び外部ベース
層を形成する工程と、該ベース層の外部ベース領域上に
高融点金属もしくは珪化物からなる配線層を形成する工
程と、全面にパッシベーション膜を形成し、該ベース層
の内部領域及び該配線層に対応する箇所にそれぞれ第１
及び第２の開口を形成する工程と、該第１の開口内に露
出した該ベース層の内部領域に接して一導電型エミッタ
層を、該第２の開口に露出した該配線層上にベース電極
をそれぞれ形成する工程とを有することを特徴とする半
導体装置の製造方法を提供することによって達成され
る。
(6)発明の実施例 以下本発明の実施例を図面によって詳述する。
第３図に本発明の１実施例が断面で示され、同図におい
て、21はＰ−形シリコン基板、22はＮ＋形埋没層、23は
Ｎ−形エピタキシャル層、24は選択酸化法（LOCOS法）
で形成された酸化膜を示す。酸化膜24とエピタキシャル
層23の上には、500〜1000Åの厚さのＰ−形にドープさ
れたシリコン層25がMBE法によって均一な厚さに形成さ
れ、エピタキシャル層23の上の部分はＰ−形単結晶シリ
コン内部ベース25ａ、また酸化膜24上の部分はＰ−形ポ
リシリコン層25ｂ（砂地で示す）である。なお25ｃはＰ
−形外部ベースを示す。
て、21はＰ−形シリコン基板、22はＮ＋形埋没層、23は
Ｎ−形エピタキシャル層、24は選択酸化法（LOCOS法）
で形成された酸化膜を示す。酸化膜24とエピタキシャル
層23の上には、500〜1000Åの厚さのＰ−形にドープさ
れたシリコン層25がMBE法によって均一な厚さに形成さ
れ、エピタキシャル層23の上の部分はＰ−形単結晶シリ
コン内部ベース25ａ、また酸化膜24上の部分はＰ−形ポ
リシリコン層25ｂ（砂地で示す）である。なお25ｃはＰ
−形外部ベースを示す。
このシリコン層25の上には例えば金（Au）やモリブテン
（Mo）の如き高融点金属層26が数百Åの厚さに形成さ
れ、高融点金属層26の上にはパッシベーション膜27（Si
O2膜、窒化膜またはSiONの如き絶縁膜）が形成されてい
る。高融点金属としてメタルシリサイドを用いてもよ
い。エピタキシャル層のほぼ中央部分では、パッシベー
ション膜27と高融点金属層25とが連続的エッチングによ
り窓開けされ、この窓内にＮ＋形にドープされたシリコ
ンがMBE法で数千Åの厚さに成長されエミッタ28が形成
されている。エミッタの図に見て両側の砂地を付した部
分はＮ＋形ポリシリコン層28ａである。図に見て右外方
酸化膜24上ではパッシベーション膜27のみがベース電極
用に窓開けされている。なお同図において、29はＮ＋形
のコレクタコンタクト層を、30、31、32はそれぞれコレ
クタ電極、エミッタ電極、ベース電極を示し、ベース電
極32は高融点金属層25と接触している。
（Mo）の如き高融点金属層26が数百Åの厚さに形成さ
れ、高融点金属層26の上にはパッシベーション膜27（Si
O2膜、窒化膜またはSiONの如き絶縁膜）が形成されてい
る。高融点金属としてメタルシリサイドを用いてもよ
い。エピタキシャル層のほぼ中央部分では、パッシベー
ション膜27と高融点金属層25とが連続的エッチングによ
り窓開けされ、この窓内にＮ＋形にドープされたシリコ
ンがMBE法で数千Åの厚さに成長されエミッタ28が形成
されている。エミッタの図に見て両側の砂地を付した部
分はＮ＋形ポリシリコン層28ａである。図に見て右外方
酸化膜24上ではパッシベーション膜27のみがベース電極
用に窓開けされている。なお同図において、29はＮ＋形
のコレクタコンタクト層を、30、31、32はそれぞれコレ
クタ電極、エミッタ電極、ベース電極を示し、ベース電
極32は高融点金属層25と接触している。
第３図に示す実施例において、内部ベース25ａと外部ベ
ース25ｃとは均一の深さに形成され、内部ベース25ａの
上にエミッタ28が形成されている。従来技術の二重拡散
においては、拡散制御の困難さにより内部ベースと外部
ベースの深さに差があり、そのことは浅いベース接合を
バラツキなしに形成すること難しくしていたが、本発明
の実施例においてはこの問題が解決され、寄生容量を減
少することが可能になる。他方、エミッタ28と高融点金
属層26との間の距離ｄはサブミクロン以下であり、その
結果外部ベース抵抗はコンタクト抵抗のみとなり、また
高融点金属層とベースとは良好なオーミックコンタクト
をとっている。更に、ベース電極引出しはポリシリコン
層25ｂと高融点金属層26とで構成されているので、ポリ
シリコン層25ｂが薄くても、ベース抵抗Rbb′は小に抑
えられBJTのスイッチング速度を高めるに効果的であ
る。
ース25ｃとは均一の深さに形成され、内部ベース25ａの
上にエミッタ28が形成されている。従来技術の二重拡散
においては、拡散制御の困難さにより内部ベースと外部
ベースの深さに差があり、そのことは浅いベース接合を
バラツキなしに形成すること難しくしていたが、本発明
の実施例においてはこの問題が解決され、寄生容量を減
少することが可能になる。他方、エミッタ28と高融点金
属層26との間の距離ｄはサブミクロン以下であり、その
結果外部ベース抵抗はコンタクト抵抗のみとなり、また
高融点金属層とベースとは良好なオーミックコンタクト
をとっている。更に、ベース電極引出しはポリシリコン
層25ｂと高融点金属層26とで構成されているので、ポリ
シリコン層25ｂが薄くても、ベース抵抗Rbb′は小に抑
えられBJTのスイッチング速度を高めるに効果的であ
る。
第４図には本発明の他の実施例が示され、同図において
第３図に示された部分と同じものは同じ符号を付して示
す。同図の実施例において選択酸化はベースが形成され
た後に行われて酸化膜24が形成される。従って、第３図
に示したポリシリコン層25ｂは酸化膜に変換されて酸化
膜24と一体化し、高融点金属層26の一部は外部ベース25
ｃ上に、また残りの部分は酸化膜24上に位置する。
第３図に示された部分と同じものは同じ符号を付して示
す。同図の実施例において選択酸化はベースが形成され
た後に行われて酸化膜24が形成される。従って、第３図
に示したポリシリコン層25ｂは酸化膜に変換されて酸化
膜24と一体化し、高融点金属層26の一部は外部ベース25
ｃ上に、また残りの部分は酸化膜24上に位置する。
第４図の実施例においても、エミッタ28と高融点金属層
26との間は高融点金属層26を覆う絶縁膜27により隔離さ
れ、その間の距離ｄはサブミクロン以下である。この実
施例において、ベース電極は高融点金属層26のみによっ
て構成されるが、それを適宜な厚さに形成し十分な導電
性をもたせることによって、第３図の実施例と同程度の
スイッチング速度が得られることが確認された。
26との間は高融点金属層26を覆う絶縁膜27により隔離さ
れ、その間の距離ｄはサブミクロン以下である。この実
施例において、ベース電極は高融点金属層26のみによっ
て構成されるが、それを適宜な厚さに形成し十分な導電
性をもたせることによって、第３図の実施例と同程度の
スイッチング速度が得られることが確認された。
第３図と第４図に示した実施例において、ベース電極と
エミッタとの間の距離はパッシベーション膜材料で埋め
られたが、その距離が空気によって絶縁されても十分な
絶縁が得られることも確認された。
エミッタとの間の距離はパッシベーション膜材料で埋め
られたが、その距離が空気によって絶縁されても十分な
絶縁が得られることも確認された。
また、選択酸化技術により酸化膜24を埋設する代りに、
エッチングで溝を形成し気相成長等による絶縁物膜を埋
設してもよいし、この埋設絶縁物でエピタキシャル層23
のみならず埋没層22まで取り囲むような厚み関係にする
といった変形も可能である。
エッチングで溝を形成し気相成長等による絶縁物膜を埋
設してもよいし、この埋設絶縁物でエピタキシャル層23
のみならず埋没層22まで取り囲むような厚み関係にする
といった変形も可能である。
前記した従来技術の二重拡散において、ベースとエミッ
タとを浅く形成すると、エミッタのプロファイルは断面
で円筒状になって、注入された正孔（ホール）がベース
の横方向からエミッタ表面に出て表面で再結合しホール
電流が増えるという問題があったが、上述した実施例に
おいては外部ベース25ｃと内部ベース25ａの厚さが同一
であるため、微細エミッタでも上記した問題は発生しな
いことが確認された。
タとを浅く形成すると、エミッタのプロファイルは断面
で円筒状になって、注入された正孔（ホール）がベース
の横方向からエミッタ表面に出て表面で再結合しホール
電流が増えるという問題があったが、上述した実施例に
おいては外部ベース25ｃと内部ベース25ａの厚さが同一
であるため、微細エミッタでも上記した問題は発生しな
いことが確認された。
(7)発明の効果 以上、詳細に説明したように、本発明によれば、寄生容
量が小であり、かつ、ベース抵抗が小なる半導体装置が
得られ、かかる半導体装置はスイッチング速度を高める
に効果大である。
量が小であり、かつ、ベース抵抗が小なる半導体装置が
得られ、かかる半導体装置はスイッチング速度を高める
に効果大である。
第１図と第２図とは従来技術によるアイソプレーナーBJ
Tの断面図、第３図と第４図とは本発明にかかるアイソ
プレーナーBJTの断面図である。 21…Ｐ−形基板、22…Ｎ＋形埋没層、 23…Ｎ−形エピタキシャル層、24…酸化膜、 25…Ｐ−形シリコン層、25ａ…Ｐ−形内部ベース、25ｂ
…Ｐ−形ポリシリコン層、 25ｃ…Ｐ−形外部ベース、26…高融点金属層、 27…パッシベーション膜、28…エミッタ、 28ａ…Ｎ＋形ポリシリコン層、29…Ｎ＋形コレクタコン
タクト層、30…コレクタ電極、 31…エミッタ電極、32…ベース電極
Tの断面図、第３図と第４図とは本発明にかかるアイソ
プレーナーBJTの断面図である。 21…Ｐ−形基板、22…Ｎ＋形埋没層、 23…Ｎ−形エピタキシャル層、24…酸化膜、 25…Ｐ−形シリコン層、25ａ…Ｐ−形内部ベース、25ｂ
…Ｐ−形ポリシリコン層、 25ｃ…Ｐ−形外部ベース、26…高融点金属層、 27…パッシベーション膜、28…エミッタ、 28ａ…Ｎ＋形ポリシリコン層、29…Ｎ＋形コレクタコン
タクト層、30…コレクタ電極、 31…エミッタ電極、32…ベース電極
Claims (1)
- 【請求項１】一導電型コレクタ層上及び該コレクタ層の
周囲を取り囲む絶縁領域を形成し、該半導体層上に分子
線エピタキシャル成長法により反対導電型エピタキシャ
ル層である内部及び外部ベース層を形成する工程と、 該ベース層の外部ベース領域上に高融点金属もしくは珪
化物からなる配線層を形成する工程と、 全面にパッシベーション膜を形成し、該ベース層の内部
領域及び該配線層に対応する箇所にそれぞれ第１及び第
２の開口を形成する工程と、 該第１の開口内に露出した該ベース層の内部領域に接し
て一導電型エミッタ層を、該第２の開口に露出した該配
線層上にベース電極をそれぞれ形成する工程とを有する
ことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57111019A JPH065676B2 (ja) | 1982-06-28 | 1982-06-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57111019A JPH065676B2 (ja) | 1982-06-28 | 1982-06-28 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS592369A JPS592369A (ja) | 1984-01-07 |
| JPH065676B2 true JPH065676B2 (ja) | 1994-01-19 |
Family
ID=14550328
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57111019A Expired - Lifetime JPH065676B2 (ja) | 1982-06-28 | 1982-06-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH065676B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0289815U (ja) * | 1988-12-27 | 1990-07-17 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5915189B2 (ja) * | 1976-02-23 | 1984-04-07 | ソニー株式会社 | 半導体装置の製造方法 |
| JPS5469079A (en) * | 1977-11-14 | 1979-06-02 | Toshiba Corp | Manufacture of semiconductor device |
| JPS5694770A (en) * | 1979-12-28 | 1981-07-31 | Nec Corp | Transistor |
| DE3016553A1 (de) * | 1980-04-29 | 1981-11-05 | Siemens AG, 1000 Berlin und 8000 München | Planartransistor, insbesondere fuer i(pfeil hoch)2(pfeil hoch) l-strukturen |
| NL8103032A (nl) * | 1980-08-04 | 1982-03-01 | Fairchild Camera Instr Co | Werkwijze voor het vervaardigen van een snelwerkende bipolaire transistor en transistor vervaardigd volgens deze werkwijze. |
-
1982
- 1982-06-28 JP JP57111019A patent/JPH065676B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS592369A (ja) | 1984-01-07 |
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