JPS592369A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS592369A JPS592369A JP57111019A JP11101982A JPS592369A JP S592369 A JPS592369 A JP S592369A JP 57111019 A JP57111019 A JP 57111019A JP 11101982 A JP11101982 A JP 11101982A JP S592369 A JPS592369 A JP S592369A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- base
- semiconductor
- emitter
- melting point
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D48/00—Individual devices not covered by groups H10D1/00 - H10D44/00
- H10D48/30—Devices controlled by electric currents or voltages
- H10D48/32—Devices controlled by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H10D48/34—Bipolar devices
- H10D48/345—Bipolar transistors having ohmic electrodes on emitter-like, base-like, and collector-like regions
Landscapes
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術分野
本発明は半導体装置、詳しくは外部ベースの巾を内部ベ
ースの巾と同じに保ち、かつ、エミッタからきわめて近
い位置にベース電極メタルを形成し、外部ベース抵抗を
コンタクト抵抗の寄与分のみに低下させたバイポーラジ
ャンクショントランジスタ（ＢＪＴ）に関する。
ースの巾と同じに保ち、かつ、エミッタからきわめて近
い位置にベース電極メタルを形成し、外部ベース抵抗を
コンタクト抵抗の寄与分のみに低下させたバイポーラジ
ャンクショントランジスタ（ＢＪＴ）に関する。
（２）技術の背景
第１図の断面図に示される構造のアイソプレーナー（１
ｓｏ−ｐｌａｎａｒ） ＢＪＴは知られている。同図に
おいて、１はＰ−形基板、２はＮ１形埋没１−１３は約
３０００人の深さのベース、４は約２０００人の深（２
） さのエミッタ、５は二酸化シリコン（Ｓｉ０２）のフィ
ールド酸化膜、６は５ｉ０２のパ・ノシヘーションｌ央
（！色船ｉｎ央）、７はアイソレーションｆｔｉ域、８
はコレクタコンタクト層、Ｃ，Ｅ、Ｂはそれぞれコレク
タ電極、エミッタ電極、ベース電極の窓を示す。
ｓｏ−ｐｌａｎａｒ） ＢＪＴは知られている。同図に
おいて、１はＰ−形基板、２はＮ１形埋没１−１３は約
３０００人の深さのベース、４は約２０００人の深（２
） さのエミッタ、５は二酸化シリコン（Ｓｉ０２）のフィ
ールド酸化膜、６は５ｉ０２のパ・ノシヘーションｌ央
（！色船ｉｎ央）、７はアイソレーションｆｔｉ域、８
はコレクタコンタクト層、Ｃ，Ｅ、Ｂはそれぞれコレク
タ電極、エミッタ電極、ベース電極の窓を示す。
かかるＢＪＴの作成におい−（は、二重拡散によってベ
ース３領域内にエミッタ４を形成する。最近の技術では
へ−スおよびエミ・ツタ領域の深さをそれぞれ３０００
人、２０００人４！Ｌ！度と浅く形成するが、そのため
の不純物拡散において不純物濃度ピークを制御性まく再
現することは難しく、形成される一＼−スと工くツタの
深さにバラツキが生じ、またベース電極とエミッタ電極
の取出しが二次元的になるためベース面積を大にしなけ
ればならない。
ース３領域内にエミッタ４を形成する。最近の技術では
へ−スおよびエミ・ツタ領域の深さをそれぞれ３０００
人、２０００人４！Ｌ！度と浅く形成するが、そのため
の不純物拡散において不純物濃度ピークを制御性まく再
現することは難しく、形成される一＼−スと工くツタの
深さにバラツキが生じ、またベース電極とエミッタ電極
の取出しが二次元的になるためベース面積を大にしなけ
ればならない。
かくして、コレクタとベース間の寄生容量（Ｃｃｂ）と
−＼−ス１ル抗（Ｒｂｂ’）とがいずれも大になり、Ｂ
ＪＴのスイｙ”ｌング速度が遅くなることが確認され一
ζいる。
−＼−ス１ル抗（Ｒｂｂ’）とがいずれも大になり、Ｂ
ＪＴのスイｙ”ｌング速度が遅くなることが確認され一
ζいる。
ＢＪＴのスイッチング速度を高める目的からは、（３）
ベース面積とエミッタ面積とが等しいことが理想的であ
り、そのための技術が開発されている。
り、そのための技術が開発されている。
第２図には最近の技術によるＢＪＴが断面で示され、同
図において、１１はＰ−形基板、１２はＮｔ形埋没層、
１５は５ｉ０２のフィールド酸化膜を示す。
図において、１１はＰ−形基板、１２はＮｔ形埋没層、
１５は５ｉ０２のフィールド酸化膜を示す。
１３は分子線エピタキシャル法（ＭＢＥ法）で形成され
たシリコン層で、シリコン層１３のＮ−形エピタキシャ
ル層１９の真上の部分がＮ−形車結晶シリコンのベース
１３ａ 、またフィールド酸化Ｈ１５（Ｄ上）砂地で示
す部分はベースコンタクトとなる多結晶シリコン（ポリ
シリコン）層１３ｂで、Ｎ−形単結晶シリコンのベース
１３ａ上にＮ 形のエミッタ１４が形成されている。
たシリコン層で、シリコン層１３のＮ−形エピタキシャ
ル層１９の真上の部分がＮ−形車結晶シリコンのベース
１３ａ 、またフィールド酸化Ｈ１５（Ｄ上）砂地で示
す部分はベースコンタクトとなる多結晶シリコン（ポリ
シリコン）層１３ｂで、Ｎ−形単結晶シリコンのベース
１３ａ上にＮ 形のエミッタ１４が形成されている。
なお第２図において、１８はＮ 形のコレクタコンタク
ト層、１６は５ｉ０２のパソシヘーション（絶縁）膜、
Ｃ，Ｅ、Ｂばそれぞれコレクタ、エミッタ、ベース電極
窓を示す。図示のＢＪＴにおいて、ベース１３ａの面積
は小に形成し得るため、前記した寄生容量（Ｃｃｂ ）
は小になった。
ト層、１６は５ｉ０２のパソシヘーション（絶縁）膜、
Ｃ，Ｅ、Ｂばそれぞれコレクタ、エミッタ、ベース電極
窓を示す。図示のＢＪＴにおいて、ベース１３ａの面積
は小に形成し得るため、前記した寄生容量（Ｃｃｂ ）
は小になった。
（３）従来技術と問題点
（４）
しかし、ベース１３ａとポリシリコンＪ＊ｔａｂはシリ
コン層１３が５００〜１０００人程度に薄く形成されて
いるので、ベース電極引出しの抵抗が高くなり、前記し
たＲｂｂ ’を小にすることができない。すなわち、第
２図に示ずＢＪＴは、従来の技術によるＢＪＴの寄生容
量は改善するがベース抵抗（Ｒｂｂ′）を小にすること
はできず、ＢＪＴのスイッチング速度向上の面からなお
問題が残されている。
コン層１３が５００〜１０００人程度に薄く形成されて
いるので、ベース電極引出しの抵抗が高くなり、前記し
たＲｂｂ ’を小にすることができない。すなわち、第
２図に示ずＢＪＴは、従来の技術によるＢＪＴの寄生容
量は改善するがベース抵抗（Ｒｂｂ′）を小にすること
はできず、ＢＪＴのスイッチング速度向上の面からなお
問題が残されている。
（４）発明の目的
本発明は上記従来の問題点に鑑み、外部ベース抵抗をコ
ンタクト抵抗の寄与のみにまで減少する構造をもったス
イッチング速度の向上せしめられたＢＪＴを持１共する
ことを目的とする。
ンタクト抵抗の寄与のみにまで減少する構造をもったス
イッチング速度の向上せしめられたＢＪＴを持１共する
ことを目的とする。
（５）発明の構成
そして、−の目的は本発明によれば、基板の埋没層上に
形成された埋没層と同導電型のエピタキシャル層は酸化
膜で囲まれ、前記酸化膜とエピタキシャル層上にＭＢＩ
ｉ法で形成されたシリコン層の前記エピタキシャル）−
１−の準結晶シリコン部分によって内部ベースを構成し
、前記シリコン層の酸（５） 化膜−トのポリシリコン層でベース電極メタルを構成し
た酸化膜で囲まれた１〜ランジスタにおいて、ポリシリ
コン層（ベース電極）と単結晶シリコン層（ベース）の
双方の上にわたって形成された高融点金属層を窓開きし
謹出された単結晶シリコン層上にＭＢＥ法でシリコンを
成長させて構成されるエミッタを具備したＩ−ランジス
タを用意し、前記高融点金属の端部とエミッタ領域との
間の距離はサブミクロン以下のものとし、前記ポリシリ
コン層と高融点金属層とでベース電極を構成することに
よりベース抵抗の減少せしめられた半導体装置を提供す
ることにより達成される。または前記半導体装置におい
て、酸化成上のポリシリコン層を酸化膜に一体化させ、
ベース電極を高融点金属のみで構成する構造によっても
上記目的は達成される。
形成された埋没層と同導電型のエピタキシャル層は酸化
膜で囲まれ、前記酸化膜とエピタキシャル層上にＭＢＩ
ｉ法で形成されたシリコン層の前記エピタキシャル）−
１−の準結晶シリコン部分によって内部ベースを構成し
、前記シリコン層の酸（５） 化膜−トのポリシリコン層でベース電極メタルを構成し
た酸化膜で囲まれた１〜ランジスタにおいて、ポリシリ
コン層（ベース電極）と単結晶シリコン層（ベース）の
双方の上にわたって形成された高融点金属層を窓開きし
謹出された単結晶シリコン層上にＭＢＥ法でシリコンを
成長させて構成されるエミッタを具備したＩ−ランジス
タを用意し、前記高融点金属の端部とエミッタ領域との
間の距離はサブミクロン以下のものとし、前記ポリシリ
コン層と高融点金属層とでベース電極を構成することに
よりベース抵抗の減少せしめられた半導体装置を提供す
ることにより達成される。または前記半導体装置におい
て、酸化成上のポリシリコン層を酸化膜に一体化させ、
ベース電極を高融点金属のみで構成する構造によっても
上記目的は達成される。
（６）発明の実施例
以下本発明の実施例を図面によって詳述する。
第３図に本発明の１実施例が断面で示され、同図におい
て、２１はＰ−形シリコン基板、２２はＮ＋（６） 形埋没層、２３はＮ−形エピタキシャル層、２４は選択
酸化法（ＬＯＣＯ３法）で形成された酸化膜を示す。
て、２１はＰ−形シリコン基板、２２はＮ＋（６） 形埋没層、２３はＮ−形エピタキシャル層、２４は選択
酸化法（ＬＯＣＯ３法）で形成された酸化膜を示す。
酸化膜２４とエピタキシャル層２３のにには、５００〜
１０００人の厚さのＰ−形に］；−プされたシリコン層
２５がＭＢＢ法によって均一な厚さに形成され、エピタ
キシャルＪＩｔ２３のトの部分はＩ）−形単結晶シリコ
ンの内部ベース２５ａ、また酸化Ｍｔ４２１ＬＪ：、の
部分はＰ−形ポリシリコン層２５ｂ（砂地で示す）であ
る。なお２５ｃ ＬＳＩ： Ｐ−’形外部ベースを示す
。
１０００人の厚さのＰ−形に］；−プされたシリコン層
２５がＭＢＢ法によって均一な厚さに形成され、エピタ
キシャルＪＩｔ２３のトの部分はＩ）−形単結晶シリコ
ンの内部ベース２５ａ、また酸化Ｍｔ４２１ＬＪ：、の
部分はＰ−形ポリシリコン層２５ｂ（砂地で示す）であ
る。なお２５ｃ ＬＳＩ： Ｐ−’形外部ベースを示す
。
このシリ：１ン１ｍ２５の十には例えば金（Ａｕ）やモ
リブデン（Ｍｏ）の如き高融点金属層２６が数百人の厚
さに形成され、高融点金属層２６の上にはパソシヘーシ
ョン１ＩＨ７（５ｔｏ２膜、窒化膜または５ｉＯＮの如
き絶縁膜）が形成されている。高融点金属としてメタル
シリリー・イ１を用いてもよい。エピタキシャル層２３
のほぼ中央部５１では、パンシベーション膜２７と高融
点金属１−２５とが連続的エツチングに十 より窓開ＩＪされ１、二の窓内にＮ 形にドープされた
シリコンがＭｉｌｌｉ法で数千人の厚さに成長されエミ
ッタ２８が形成されている。エミッタの図に見て（７） 両側の砂地を付した部分はＮ＋形ポリシリコン層２８ａ
である。図に見て右外方酸化膜２４上ではパンシヘーシ
ョン股２７のみがベース電極用に窓開１）されている。
リブデン（Ｍｏ）の如き高融点金属層２６が数百人の厚
さに形成され、高融点金属層２６の上にはパソシヘーシ
ョン１ＩＨ７（５ｔｏ２膜、窒化膜または５ｉＯＮの如
き絶縁膜）が形成されている。高融点金属としてメタル
シリリー・イ１を用いてもよい。エピタキシャル層２３
のほぼ中央部５１では、パンシベーション膜２７と高融
点金属１−２５とが連続的エツチングに十 より窓開ＩＪされ１、二の窓内にＮ 形にドープされた
シリコンがＭｉｌｌｉ法で数千人の厚さに成長されエミ
ッタ２８が形成されている。エミッタの図に見て（７） 両側の砂地を付した部分はＮ＋形ポリシリコン層２８ａ
である。図に見て右外方酸化膜２４上ではパンシヘーシ
ョン股２７のみがベース電極用に窓開１）されている。
なお同図において、２９ばＮ 形のコレクタコンタクト
層を、３０．３１．３２はそれぞれコレクタ電極、エミ
ッタ電極、ベース電極を示し、ベース電極３２は高融点
金属層２５と接触している。
層を、３０．３１．３２はそれぞれコレクタ電極、エミ
ッタ電極、ベース電極を示し、ベース電極３２は高融点
金属層２５と接触している。
第３図に示す実施例において、内部ベース２５ａと外部
ベース２５ｃとは均一の深さに形成され、内部ベース２
５ａの上にエミッタ２８が形成されている。
ベース２５ｃとは均一の深さに形成され、内部ベース２
５ａの上にエミッタ２８が形成されている。
従来技術の二重拡散においては、拡散制御の困難さによ
り内部ベースと外部ベースの深さに差があり、そのこと
は浅いベース接合をバラツキなしに形成することを難し
くしていたが、本発明の実施例においてはこの問題が解
決され、寄生容量を減少することが可能になる。他方、
エミッタ２８と高融点金属層２６との間の距１１ｉｄは
サブミクロン以下であり、その結果外部ベース抵抗はコ
ンタクト抵抗のみとなり、また高融点金属層とベースと
は良好なオーミックコンタクトをとっている。更に、（
８） ベース電極引出しはポリシリコン層２５ｂと高融点金属
ｌ−２６とで構成されているので、ポリシリコン層２５
１１が薄くても、ベース抵抗Ｒｂｂ ’は小に抑えられ
ＩＩ Ｊ Ｔのスイッチング速度を高めるに効果的であ
る。
り内部ベースと外部ベースの深さに差があり、そのこと
は浅いベース接合をバラツキなしに形成することを難し
くしていたが、本発明の実施例においてはこの問題が解
決され、寄生容量を減少することが可能になる。他方、
エミッタ２８と高融点金属層２６との間の距１１ｉｄは
サブミクロン以下であり、その結果外部ベース抵抗はコ
ンタクト抵抗のみとなり、また高融点金属層とベースと
は良好なオーミックコンタクトをとっている。更に、（
８） ベース電極引出しはポリシリコン層２５ｂと高融点金属
ｌ−２６とで構成されているので、ポリシリコン層２５
１１が薄くても、ベース抵抗Ｒｂｂ ’は小に抑えられ
ＩＩ Ｊ Ｔのスイッチング速度を高めるに効果的であ
る。
第４図には本発明の他の実施例が示され、同図において
第３図に示された部分と同じものは同じ符号を４・Ｊシ
ーｃ ；ｒ＜ず。同図の実施例において選択酸化はベー
スが形成された後に行われて酸化膜２４が形成される。
第３図に示された部分と同じものは同じ符号を４・Ｊシ
ーｃ ；ｒ＜ず。同図の実施例において選択酸化はベー
スが形成された後に行われて酸化膜２４が形成される。
従って、第３図に示したポリシリコン層２５ｂは酸化膜
に変換されて酸化膜２４と一体化し、高融点金属層２６
の一部は外部・＼−ス２５ｃ上に、また残りの部分は酸
化膜２４上に位置する。
に変換されて酸化膜２４と一体化し、高融点金属層２６
の一部は外部・＼−ス２５ｃ上に、また残りの部分は酸
化膜２４上に位置する。
第４図の実施例においても、エミッタ２８と高融点金属
層２６との間ば高融点金属層２６を覆う絶縁膜２７によ
り隔離され、その間の距離ｄはサブミクロン以下である
。この実施例において、ベース電極は高融点金属層２６
のみによって構成されるが、それを適宜な厚さに形成し
十分な導電性をもたせることによって、第３図の実施例
と同程度のスイ（９） ソチング速度が得られることが確認された。
層２６との間ば高融点金属層２６を覆う絶縁膜２７によ
り隔離され、その間の距離ｄはサブミクロン以下である
。この実施例において、ベース電極は高融点金属層２６
のみによって構成されるが、それを適宜な厚さに形成し
十分な導電性をもたせることによって、第３図の実施例
と同程度のスイ（９） ソチング速度が得られることが確認された。
第３図と第４図に示した実施例において、ベース電極と
エミッタとの間の距離はバンシベーション膜材料で埋め
られたが、その距離が空気によって絶縁されても十分な
絶縁が得られることも確認された。
エミッタとの間の距離はバンシベーション膜材料で埋め
られたが、その距離が空気によって絶縁されても十分な
絶縁が得られることも確認された。
また、選択酸化技術により酸化膜２４を埋設する代りに
、エツチングで溝を形成し気相成長等による絶縁物膜を
埋設してもよいし、この埋設絶縁物でエピタキシャル層
２３のみならず埋没層２２まで取り囲むような厚み関係
にするといった変形も可能である。
、エツチングで溝を形成し気相成長等による絶縁物膜を
埋設してもよいし、この埋設絶縁物でエピタキシャル層
２３のみならず埋没層２２まで取り囲むような厚み関係
にするといった変形も可能である。
前記した従来技術の二重拡散において、ベースとエミッ
タとを浅く形成すると、エミッタのプロファイルは断面
で円筒状になって、注入された正孔（ホール）がベース
の横方向からエミッタ表面に出て表面で再結合しボール
電流が増えるという問題があったが、上述した実施例に
おいては外部ベース２５ｃと内部ベース２５ａの厚さが
同一であるため、微細エミッタでも上記した問題は発生
しく１０） ないことが確認された。
タとを浅く形成すると、エミッタのプロファイルは断面
で円筒状になって、注入された正孔（ホール）がベース
の横方向からエミッタ表面に出て表面で再結合しボール
電流が増えるという問題があったが、上述した実施例に
おいては外部ベース２５ｃと内部ベース２５ａの厚さが
同一であるため、微細エミッタでも上記した問題は発生
しく１０） ないことが確認された。
（７）発明の効果
以−１−１詳細に説明しなように、本発明によれば、寄
生容量が小であり、かつ、ベース抵抗が小なる半導体装
置が得られ、かかる半導体装置はスイノナング速度を高
めるに効果大である。
生容量が小であり、かつ、ベース抵抗が小なる半導体装
置が得られ、かかる半導体装置はスイノナング速度を高
めるに効果大である。
第１図と第２図とは従来技術によるアイソプレーナーＢ
ＪＴの断面図、第３図と第４図とは本発明にかかるアイ
ソプレーナーＢＪＴの断面図である。 ２ｌ−Ｐ−形見板、２２−Ｎ 形埋没層、２３ Ｎ
−形エビタギシャル１−１２４−酸化膜、２５−ｆ）
”形シリニｌン層、２５ａ−Ｐ−形内部ベース、２５ｂ
−Ｐ−形ポリシリコン層、２５ｃ −Ｐ−形外部ベース
、２６−高融点金属層、２７− パンシヘーション験、
２８〜エミツタ、２８ａ−−−Ｎ 形ポリシリコン層
、２９−Ｎ 形コレクタコンタクト層、３０− コレ
クタ電極、３１−エミッタ電極、３２−ベース電極（１
１） 第 １ 図 第２図
ＪＴの断面図、第３図と第４図とは本発明にかかるアイ
ソプレーナーＢＪＴの断面図である。 ２ｌ−Ｐ−形見板、２２−Ｎ 形埋没層、２３ Ｎ
−形エビタギシャル１−１２４−酸化膜、２５−ｆ）
”形シリニｌン層、２５ａ−Ｐ−形内部ベース、２５ｂ
−Ｐ−形ポリシリコン層、２５ｃ −Ｐ−形外部ベース
、２６−高融点金属層、２７− パンシヘーション験、
２８〜エミツタ、２８ａ−−−Ｎ 形ポリシリコン層
、２９−Ｎ 形コレクタコンタクト層、３０− コレ
クタ電極、３１−エミッタ電極、３２−ベース電極（１
１） 第 １ 図 第２図
Claims (1)
- 【特許請求の範囲】 （１１−導電型半導体基板に形成された反対導電型埋没
層上の埋没層とは同導電型のエピタキシャル層を囲んで
絶縁膜が形成された半導体装置において、前記エピタキ
シャル層とそれを囲む絶縁股上に成長せしめた半導体層
にて内部ベース、外部ベースおよび多結晶、半導体層と
が形成され、該半導体層上には前記内部ベース上で窓開
きされた高融点金属層が設けられ、前記内部ベース上に
半導体を成長してなるエミッタが設けられ、ベース電極
は前記高融点金属層と多結晶半導体層とによって引き出
された構造とした半導体装置。 （２）−導電型半導体基板に形成された反対導電型埋没
層上の埋没層とは同導電型のエピタキシャル層を囲んで
絶縁膜が形成された半導体装置において、前記エピタキ
シャル層上に成長せしめた半導体層にて内部ベースと外
部ベースとが形成され、（１） 該半導体層上には前記内部ベース上で窓開きされた高融
点金属層が設けられ、前記内部ベース」−に半導体を成
長してなるエミッタが設けられ、該エミッタと高融点金
属層との間は該高融点金属を覆う絶縁膜で隔離されてお
り、ベース電極は前記高融点金属層によって引き出され
た構造とした半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57111019A JPH065676B2 (ja) | 1982-06-28 | 1982-06-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57111019A JPH065676B2 (ja) | 1982-06-28 | 1982-06-28 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS592369A true JPS592369A (ja) | 1984-01-07 |
| JPH065676B2 JPH065676B2 (ja) | 1994-01-19 |
Family
ID=14550328
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57111019A Expired - Lifetime JPH065676B2 (ja) | 1982-06-28 | 1982-06-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH065676B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0289815U (ja) * | 1988-12-27 | 1990-07-17 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52101984A (en) * | 1976-02-23 | 1977-08-26 | Sony Corp | Preparation of semiconductor device |
| JPS5469079A (en) * | 1977-11-14 | 1979-06-02 | Toshiba Corp | Manufacture of semiconductor device |
| JPS5694770A (en) * | 1979-12-28 | 1981-07-31 | Nec Corp | Transistor |
| JPS56167362A (en) * | 1980-04-29 | 1981-12-23 | Siemens Ag | Planar transistor and method of producing same |
| JPS5753979A (ja) * | 1980-08-04 | 1982-03-31 | Fairchild Camera Instr Co |
-
1982
- 1982-06-28 JP JP57111019A patent/JPH065676B2/ja not_active Expired - Lifetime
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52101984A (en) * | 1976-02-23 | 1977-08-26 | Sony Corp | Preparation of semiconductor device |
| JPS5469079A (en) * | 1977-11-14 | 1979-06-02 | Toshiba Corp | Manufacture of semiconductor device |
| JPS5694770A (en) * | 1979-12-28 | 1981-07-31 | Nec Corp | Transistor |
| JPS56167362A (en) * | 1980-04-29 | 1981-12-23 | Siemens Ag | Planar transistor and method of producing same |
| JPS5753979A (ja) * | 1980-08-04 | 1982-03-31 | Fairchild Camera Instr Co |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0289815U (ja) * | 1988-12-27 | 1990-07-17 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH065676B2 (ja) | 1994-01-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3456716B2 (ja) | 薄膜ｓｏｉ装置 | |
| JPH0745830A (ja) | 炭化シリコンｌｏｃｏｓ縦形ｍｏｓｆｅｔの作成方法とそのデバイス | |
| JPH05183159A (ja) | 半導体装置及びその製造方法 | |
| JP3152959B2 (ja) | 半導体装置及びその製造方法 | |
| JPS6221269A (ja) | 半導体装置およびその製造方法 | |
| JP3014012B2 (ja) | 半導体装置の製造方法 | |
| JPH05315620A (ja) | 半導体装置およびその製造法 | |
| JPH0548936B2 (ja) | ||
| JPS63211682A (ja) | バイポーラ集積回路に使用される高速接合型電界効果トランジスタ | |
| JP3413050B2 (ja) | 半導体装置及びその製造方法 | |
| US5049512A (en) | Method of forming a MOS field-effect transistor | |
| JP3233690B2 (ja) | バイポーラトランジスタの製法 | |
| JPH065676B2 (ja) | 半導体装置の製造方法 | |
| JPH0521442A (ja) | 半導体装置 | |
| JP2528559B2 (ja) | ラテラルバイポ―ラトランジスタの製造方法 | |
| JPS594073A (ja) | 半導体装置の製造方法 | |
| JP3351661B2 (ja) | 半導体装置およびその製造方法 | |
| JPH04207038A (ja) | 半導体装置およびその製造方法 | |
| JPH04137733A (ja) | バイポーラトランジスタおよびその製造方法 | |
| JPH03201528A (ja) | 半導体装置及びその製造方法 | |
| JPH06163830A (ja) | 半導体装置およびその製造方法 | |
| JPS59191380A (ja) | 半導体装置とその製造方法 | |
| JP2003303828A (ja) | 半導体装置及びその製造方法 | |
| JPH11330083A (ja) | ラテラルバイポーラトランジスタ | |
| JPH06104270A (ja) | 半導体装置 |