JPH0656849B2 - 半導体装置におけるコンタクト穴の形成方法および半導体装置の製造方法 - Google Patents
半導体装置におけるコンタクト穴の形成方法および半導体装置の製造方法Info
- Publication number
- JPH0656849B2 JPH0656849B2 JP59169341A JP16934184A JPH0656849B2 JP H0656849 B2 JPH0656849 B2 JP H0656849B2 JP 59169341 A JP59169341 A JP 59169341A JP 16934184 A JP16934184 A JP 16934184A JP H0656849 B2 JPH0656849 B2 JP H0656849B2
- Authority
- JP
- Japan
- Prior art keywords
- polycrystalline silicon
- silicon film
- film
- mask
- etching
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D48/00—Individual devices not covered by groups H10D1/00 - H10D44/00
- H10D48/30—Devices controlled by electric currents or voltages
- H10D48/32—Devices controlled by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H10D48/34—Bipolar devices
- H10D48/345—Bipolar transistors having ohmic electrodes on emitter-like, base-like, and collector-like regions
Landscapes
- Electrodes Of Semiconductors (AREA)
- Bipolar Transistors (AREA)
Description
【発明の詳細な説明】 ［技術分野］ この発明は、半導体装置の製造技術に関し、特に、半導
体装置において互いに隣り合うコンタクト穴相互の間隔
を規制するのに有効な技術に関する。
体装置において互いに隣り合うコンタクト穴相互の間隔
を規制するのに有効な技術に関する。
［背景技術］ 高集積化された半導体装置において、高性能な素子を得
ようとする場合、互いに隣り合うコンタクト穴相互をい
かに精度良く形成するかが問題となる。
ようとする場合、互いに隣り合うコンタクト穴相互をい
かに精度良く形成するかが問題となる。
たとえば、特公昭37−1508号公報記載のグラフトベース
構造のトランジスタにおいて、高速デバイス実現の観点
からグラフトベース領域とエミッタ領域との間の距離Δ
ｌが問題となる。この距離Δｌは、グラフトベース領域
とエミッタ領域の接近による特性劣化が生じない限りに
おいて小さくし、これによりベース抵抗を低減すること
が望まれる。しかし、この距離Δｌはベースコンタクト
穴とエミッタコンタクト穴との間の距離Ｋに大きく影響
されるので、距離Ｋを小さくかつバラツキ少なく形成す
ることが必要とされる。しかし、従来のホトリソグラフ
ィ技術においては、距離Ｋとしてたとえば１．５μｍ程
度が限界であり、これ以下の寸法にすることは不可能で
あることを本発明者は発見した。
構造のトランジスタにおいて、高速デバイス実現の観点
からグラフトベース領域とエミッタ領域との間の距離Δ
ｌが問題となる。この距離Δｌは、グラフトベース領域
とエミッタ領域の接近による特性劣化が生じない限りに
おいて小さくし、これによりベース抵抗を低減すること
が望まれる。しかし、この距離Δｌはベースコンタクト
穴とエミッタコンタクト穴との間の距離Ｋに大きく影響
されるので、距離Ｋを小さくかつバラツキ少なく形成す
ることが必要とされる。しかし、従来のホトリソグラフ
ィ技術においては、距離Ｋとしてたとえば１．５μｍ程
度が限界であり、これ以下の寸法にすることは不可能で
あることを本発明者は発見した。
［発明の目的］ この発明の目的は、ホトリソグラフィ技術による限界を
打破し、互いに隣り合うコンタクト穴の相互間隔をサブ
ミクロンオーダでかつバラツキも少なく形成することが
可能な技術を提供することにある。
打破し、互いに隣り合うコンタクト穴の相互間隔をサブ
ミクロンオーダでかつバラツキも少なく形成することが
可能な技術を提供することにある。
また、この発明の別の目的は、グラフトベース構造をも
つ半導体装置の製造方法を提供することにある。
つ半導体装置の製造方法を提供することにある。
この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。
この明細書の記述および添付図面から明らかになるであ
ろう。
［発明の概要］ この出願において開示される発明のうち代表的なものの
概要を簡単に説明すれば、下記の通りである。
概要を簡単に説明すれば、下記の通りである。
すなわち、半導体基体の表面の耐酸化性膜の上に酸化膜
の端面と不純物含有の多結晶シリコン膜の端面とにより
規制される微細溝を形成し、前記多結晶シリコン膜の上
面を耐酸化性膜で被いその側端面が前記微細溝を通し露
出するようにし、この露出部分から前記多結晶シリコン
膜を横方向に酸化してこの酸化部分でコンタクト穴相互
間の距離Ｋを決定することにより、サブミクロンオーダ
の距離を酸化制御の容易性も相俟ってバラツキ少なく実
現するものである。
の端面と不純物含有の多結晶シリコン膜の端面とにより
規制される微細溝を形成し、前記多結晶シリコン膜の上
面を耐酸化性膜で被いその側端面が前記微細溝を通し露
出するようにし、この露出部分から前記多結晶シリコン
膜を横方向に酸化してこの酸化部分でコンタクト穴相互
間の距離Ｋを決定することにより、サブミクロンオーダ
の距離を酸化制御の容易性も相俟ってバラツキ少なく実
現するものである。
［実施例］ 第１図〜第７図はこの発明の一実施例を処理工程順に示
す断面図であり、この実施例ではグラフトベース構造を
もつバイポーラトランジスタの製造工程を示す。
す断面図であり、この実施例ではグラフトベース構造を
もつバイポーラトランジスタの製造工程を示す。
（第１図を参照して） シリコン半導体基体１は、図示しないが、Ｐ型シリコン
基板の表面にＮ＋型の埋込み層を有し、その上にＮ−型
のエピタキシャル層を有する。
基板の表面にＮ＋型の埋込み層を有し、その上にＮ−型
のエピタキシャル層を有する。
このような半導体基体１の素子形成面に、二酸化シリコ
ン(ＳｉＯ２)膜２、耐酸化性の窒化シリコン(Ｓｉ３Ｎ
４)膜３、第１の多結晶シリコン膜４、耐酸化性のＳｉ
３Ｎ４膜５およびＳｉＯ２膜６を化学的気相成長法（Ｃ
ＶＤ法）により順次形成する。第１の多結晶シリコン膜
４はノンドープのものである。ついで、このような積層
構造の上にレジストマスク７をパターニングする。レジ
ストマスク７は素子を形成すべき領域を被っている。
ン(ＳｉＯ２)膜２、耐酸化性の窒化シリコン(Ｓｉ３Ｎ
４)膜３、第１の多結晶シリコン膜４、耐酸化性のＳｉ
３Ｎ４膜５およびＳｉＯ２膜６を化学的気相成長法（Ｃ
ＶＤ法）により順次形成する。第１の多結晶シリコン膜
４はノンドープのものである。ついで、このような積層
構造の上にレジストマスク７をパターニングする。レジ
ストマスク７は素子を形成すべき領域を被っている。
このようなレジストマスク７を形成した後、まず、レジ
ストマスク７をマスクとして最上層のＳｉＯ２膜６をオ
ーバーエッチングする。このエッチングは等方性のウェ
ットエッチングを用いる。このエッチングで残存したＳ
ｉＯ２膜６によりエミッタサイズが決められる。つい
で、ＳｉＯ２膜６の下のＳｉ３Ｎ４膜５、レジストマス
ク７を用いてエッチングする。この場合のエッチングは
異方性のドライエッチングを用いる。ＳｉＯ２膜６およ
びＳｉ３Ｎ４膜５のエッチングの後に、レジストマスク
７を用いて第１の多結晶シリコン膜４に、イオン打込み
技術によりボロンを導入する。ついで熱処理することに
よって、ボロンを横方向に拡散させ、拡散部分がＳｉＯ
２膜６の端直下に達するようにする。この結果、第１の
多結晶シリコン膜４は、中央部にノンドープ部分４ａ、
その周囲にドープ部分４ｂを有することになる。
ストマスク７をマスクとして最上層のＳｉＯ２膜６をオ
ーバーエッチングする。このエッチングは等方性のウェ
ットエッチングを用いる。このエッチングで残存したＳ
ｉＯ２膜６によりエミッタサイズが決められる。つい
で、ＳｉＯ２膜６の下のＳｉ３Ｎ４膜５、レジストマス
ク７を用いてエッチングする。この場合のエッチングは
異方性のドライエッチングを用いる。ＳｉＯ２膜６およ
びＳｉ３Ｎ４膜５のエッチングの後に、レジストマスク
７を用いて第１の多結晶シリコン膜４に、イオン打込み
技術によりボロンを導入する。ついで熱処理することに
よって、ボロンを横方向に拡散させ、拡散部分がＳｉＯ
２膜６の端直下に達するようにする。この結果、第１の
多結晶シリコン膜４は、中央部にノンドープ部分４ａ、
その周囲にドープ部分４ｂを有することになる。
（第２図を参照して） 次に、表面のレジストマスク７を除去した後、第１の多
結晶シリコン膜４のドープ部分４ｂをＳｉ３Ｎ４膜５を
用いて選択酸化し、ノンドープ部分４ａの周囲にドープ
部分４ｂをドーナツ状に残してＳｉＯ２酸化膜８を形成
する。
結晶シリコン膜４のドープ部分４ｂをＳｉ３Ｎ４膜５を
用いて選択酸化し、ノンドープ部分４ａの周囲にドープ
部分４ｂをドーナツ状に残してＳｉＯ２酸化膜８を形成
する。
（第３図を参照して） 酸化膜８を形成した後、最上層のＳｉＯ２膜６をマスク
としてＳｉ３Ｎ４膜５をエッチングし、ついでマスクと
して用いたＳｉＯ２膜６を除去する。次に不純物の濃度
差によるエッチングレートのちがいを利用して、ＣＨ３
ＣＯＯＨ、ＨＮＯ３およびＨＦを含む混合液により第１
の多結晶シリコン膜４のうちのドープ部分４ｂを選択的
にエッチングして取り除く。この結果、第１の多結晶シ
リコン膜４の端面と酸化膜８の端面とを側壁とする微細
溝９が下層のＳｉ３Ｎ４膜３の上に形成される。第１の
多結晶シリコン膜４はその上面にのみＳｉ３Ｎ４膜５を
有している。
としてＳｉ３Ｎ４膜５をエッチングし、ついでマスクと
して用いたＳｉＯ２膜６を除去する。次に不純物の濃度
差によるエッチングレートのちがいを利用して、ＣＨ３
ＣＯＯＨ、ＨＮＯ３およびＨＦを含む混合液により第１
の多結晶シリコン膜４のうちのドープ部分４ｂを選択的
にエッチングして取り除く。この結果、第１の多結晶シ
リコン膜４の端面と酸化膜８の端面とを側壁とする微細
溝９が下層のＳｉ３Ｎ４膜３の上に形成される。第１の
多結晶シリコン膜４はその上面にのみＳｉ３Ｎ４膜５を
有している。
以上のような構造を得た後、イオン打込み技術を用い
て、Ｐ型不純物としてたとえばボロンを全面に打ち込
む。このときのイオン打込みは８０〜１００keV 程度の
高エネルギーで行ない、第１の多結晶シリコン膜４内に
より多くの不純物を導入するとともに、微細溝９の直下
の半導体基体１の表面部分にグラフトベースとなるＰ＋
型の領域１０を形成するようにする。第１の多結晶シリ
コン膜４により多くの不純物を導入することによって、
後述の熱拡散の際に有利になる。
て、Ｐ型不純物としてたとえばボロンを全面に打ち込
む。このときのイオン打込みは８０〜１００keV 程度の
高エネルギーで行ない、第１の多結晶シリコン膜４内に
より多くの不純物を導入するとともに、微細溝９の直下
の半導体基体１の表面部分にグラフトベースとなるＰ＋
型の領域１０を形成するようにする。第１の多結晶シリ
コン膜４により多くの不純物を導入することによって、
後述の熱拡散の際に有利になる。
（第４図を参照して） 次に、微細溝９によって端面のみが露出する第１の多結
晶シリコン膜４をその端面から下層のＳｉ３Ｎ４膜３に
沿う横方向に酸化し、中央部に第１の多結晶シリコン膜
４を残してこれをドーナツ状に囲む横方向酸化部分１１
を形成する。横方向酸化部分１１の幅はたとえば０．５
μｍであり、１０％程度のバラツキを考えてもその誤差
は数百オングストロームのオーダであって極めて小さ
い。なお、第３図の状態における第１の多結晶シリコン
膜４の幅はたとえば１．５μｍであり、したがって、
０．５μｍの横方向酸化部分１１が形成された第４図の
状態においては第１の多結晶シリコン膜４の幅は０．５
μｍ程度となる。
晶シリコン膜４をその端面から下層のＳｉ３Ｎ４膜３に
沿う横方向に酸化し、中央部に第１の多結晶シリコン膜
４を残してこれをドーナツ状に囲む横方向酸化部分１１
を形成する。横方向酸化部分１１の幅はたとえば０．５
μｍであり、１０％程度のバラツキを考えてもその誤差
は数百オングストロームのオーダであって極めて小さ
い。なお、第３図の状態における第１の多結晶シリコン
膜４の幅はたとえば１．５μｍであり、したがって、
０．５μｍの横方向酸化部分１１が形成された第４図の
状態においては第１の多結晶シリコン膜４の幅は０．５
μｍ程度となる。
（第５図を参照して） 次に、表面に露出するＳｉ３Ｎ４膜、すなわちＳｉ３Ｎ
４膜５と微細溝９を通して露出する下層のＳｉ３Ｎ４膜
３の一部を除去し、ついで微細溝９を通して露出する下
地膜としてのＳｉＯ２膜２を除去する。これにより、微
細溝９を通してグラフトベース領域１０を露出させるベ
ースコンタクト穴１２が形成される。ベースコンタクト
穴１２を形成した後、その全表面にノンドープもしくは
第１の多結晶シリコン膜４よりも低い不純物濃度の第２
の多結晶シリコン膜１３をＣＶＤ法により形成する。つ
いで、これを熱処理することによって、第１の多結晶シ
リコン膜４から第２の多結晶シリコン膜１３に不純物を
熱拡散させる。拡散部分１３ａは、第２の多結晶シリコ
ン膜１３の表面に達し、かつ横方向酸化部分１１に及ん
でいれば良く、厳密に規制する必要はない。
４膜５と微細溝９を通して露出する下層のＳｉ３Ｎ４膜
３の一部を除去し、ついで微細溝９を通して露出する下
地膜としてのＳｉＯ２膜２を除去する。これにより、微
細溝９を通してグラフトベース領域１０を露出させるベ
ースコンタクト穴１２が形成される。ベースコンタクト
穴１２を形成した後、その全表面にノンドープもしくは
第１の多結晶シリコン膜４よりも低い不純物濃度の第２
の多結晶シリコン膜１３をＣＶＤ法により形成する。つ
いで、これを熱処理することによって、第１の多結晶シ
リコン膜４から第２の多結晶シリコン膜１３に不純物を
熱拡散させる。拡散部分１３ａは、第２の多結晶シリコ
ン膜１３の表面に達し、かつ横方向酸化部分１１に及ん
でいれば良く、厳密に規制する必要はない。
（第６図を参照して） 次に、不純物濃度差によるエッチングレートのちがいを
利用して、第２の多結晶シリコン膜１３の拡散部分１３
ａおよび第１の多結晶シリコン膜４を選択的に取り除
く。ついで、第２の多結晶シリコン膜１３の残存部分
に、イオン打込み技術により、Ｐ型不純物としてたとえ
ばボロンを導入し、ベース引出し電極を形成する。この
場合のイオン打込みは低エネルギーで行ない、第２の多
結晶シリコン膜１３にのみ不純物が導入されるようにす
る。この後、第２の多結晶シリコン膜１３の表面を酸化
し、ＳｉＯ２酸化膜１４で被う。
利用して、第２の多結晶シリコン膜１３の拡散部分１３
ａおよび第１の多結晶シリコン膜４を選択的に取り除
く。ついで、第２の多結晶シリコン膜１３の残存部分
に、イオン打込み技術により、Ｐ型不純物としてたとえ
ばボロンを導入し、ベース引出し電極を形成する。この
場合のイオン打込みは低エネルギーで行ない、第２の多
結晶シリコン膜１３にのみ不純物が導入されるようにす
る。この後、第２の多結晶シリコン膜１３の表面を酸化
し、ＳｉＯ２酸化膜１４で被う。
（第７図を参照して） 次に、多結晶シリコン膜の選択エッチングで露出する横
方向酸化部分１１をマスクとして、下層のＳｉ３Ｎ４膜
３およびＳｉＯ２膜２を除去し、エミッタコンタクト穴
１５を形成する。エミッタコンタクト穴１５とベースコ
ンタクト穴１２との間の距離Ｋは横方向酸化部分１１の
幅であり、したがって０．５μｍ程度である。エミッタ
コンタクト穴１５とベースコンタクト穴１２は微細溝９
を基準に形成するので、すなわち、ベースコンタクト穴
１２は微細溝９の延長であり、エミッタコンタクト穴１
５は微細溝９の一方の側壁から横方向酸化分だけ離れる
ことになるので、ベースコンタクト穴１２すなわち微細
溝９の位置精度にバラツキが生じても、ベースコンタク
ト穴１２とエミッタコンタクト穴１５との間の距離Ｋは
影響されない。この距離Ｋは横方向酸化部分１１の幅の
みに依存し、そのバラツキは前述したように極めて小さ
い。
方向酸化部分１１をマスクとして、下層のＳｉ３Ｎ４膜
３およびＳｉＯ２膜２を除去し、エミッタコンタクト穴
１５を形成する。エミッタコンタクト穴１５とベースコ
ンタクト穴１２との間の距離Ｋは横方向酸化部分１１の
幅であり、したがって０．５μｍ程度である。エミッタ
コンタクト穴１５とベースコンタクト穴１２は微細溝９
を基準に形成するので、すなわち、ベースコンタクト穴
１２は微細溝９の延長であり、エミッタコンタクト穴１
５は微細溝９の一方の側壁から横方向酸化分だけ離れる
ことになるので、ベースコンタクト穴１２すなわち微細
溝９の位置精度にバラツキが生じても、ベースコンタク
ト穴１２とエミッタコンタクト穴１５との間の距離Ｋは
影響されない。この距離Ｋは横方向酸化部分１１の幅の
みに依存し、そのバラツキは前述したように極めて小さ
い。
エミッタコンタクト穴１５を形成した後、このコンタク
ト穴１５の部分にノンドープの多結晶シリコン膜１６を
選択的に形成し、イオン打込み技術によって、Ｐ型不純
物のボロンを導入して真性ベース領域１７を形成し、つ
いでＮ型不純物のひ素を導入してエミッタ領域１８を形
成する。なお、グラフトベース領域１０は、たとえば第
２の多結晶シリコン膜１３の表面酸化の際の熱処理を利
用し、エミッタ領域１８の方へ必要距離拡散させてお
く。
ト穴１５の部分にノンドープの多結晶シリコン膜１６を
選択的に形成し、イオン打込み技術によって、Ｐ型不純
物のボロンを導入して真性ベース領域１７を形成し、つ
いでＮ型不純物のひ素を導入してエミッタ領域１８を形
成する。なお、グラフトベース領域１０は、たとえば第
２の多結晶シリコン膜１３の表面酸化の際の熱処理を利
用し、エミッタ領域１８の方へ必要距離拡散させてお
く。
以上のように構成した後は、周知の電極および配線形成
方法およびファイナルパッシベーション膜を堆積させる
ことによって、バイポーラトランジスタが完成する。
方法およびファイナルパッシベーション膜を堆積させる
ことによって、バイポーラトランジスタが完成する。
［効 果］ 互いに隣り合う一方のコンタクト穴と他方のコンタク
ト穴との位置関係が多結晶シリコン膜の横方向酸化のみ
によって規制されるので、サブミクロンオーダの離間を
実現することができ、しかも酸化制御の容易性からバラ
ツキも少なく製造することができる。
ト穴との位置関係が多結晶シリコン膜の横方向酸化のみ
によって規制されるので、サブミクロンオーダの離間を
実現することができ、しかも酸化制御の容易性からバラ
ツキも少なく製造することができる。
一方のコンタクト穴と他方のコンタクト穴が自己整合
的に形成されるので、一方のコンタクト穴の位置精度の
バラツキが両者の離間距離Ｋに影響を及ぼすことがな
い。
的に形成されるので、一方のコンタクト穴の位置精度の
バラツキが両者の離間距離Ｋに影響を及ぼすことがな
い。
半導体装置の製造、特にグラフトベース構造のバイポ
ーラトランジスタにおいて、ベースコンタクト穴とエミ
ッタコンタクト穴との間の距離をサブミクロンオーダで
しかもバラツキも少なく製造できるので、グラフトベー
スと真性ベースの各領域のつなぎ構造を安定化すること
ができ、しかもグラフトベース領域がエミッタ領域に近
ずくことになるのでベース抵抗の低減、したがってより
高速なデバイスを得ることができる。
ーラトランジスタにおいて、ベースコンタクト穴とエミ
ッタコンタクト穴との間の距離をサブミクロンオーダで
しかもバラツキも少なく製造できるので、グラフトベー
スと真性ベースの各領域のつなぎ構造を安定化すること
ができ、しかもグラフトベース領域がエミッタ領域に近
ずくことになるのでベース抵抗の低減、したがってより
高速なデバイスを得ることができる。
以上この発明を実施例に基づき具体的に説明したが、こ
の発明は上記実施例に限定されるものではなく、その要
旨を逸脱しない範囲で種々変更可能であることはいうま
でもない。
の発明は上記実施例に限定されるものではなく、その要
旨を逸脱しない範囲で種々変更可能であることはいうま
でもない。
［利用分野］ この発明は、上記実施例で述べたいわゆる縦型のバイポ
ーラトランジスタばかりでなく横型のものについても適
用可能であり、さらにはＭＯＳ型の半導体装置の製造な
どにも利用することができる。
ーラトランジスタばかりでなく横型のものについても適
用可能であり、さらにはＭＯＳ型の半導体装置の製造な
どにも利用することができる。
第１図〜第７図はこの発明の一実施例を処理工程順に示
す断面図である。 １……半導体基体、２……ＳｉＯ２膜、 ３……Ｓｉ３Ｎ４膜（耐酸化性膜）、４……第１の多結
晶シリコン膜、４ａ……第１の多結晶シリコン膜のノン
ドープ部分、４ｂ……第１の多結晶シリコン膜のドープ
部分、５……Ｓｉ３Ｎ４膜（耐酸化性膜）、６……Ｓｉ
Ｏ２膜、７……レジストマスク、８……酸化膜、９……
微細溝、１０……グラフトベース領域、１１……横方向
酸化部分、 １２……ベースコンタクト穴（第１のコンタクト穴）、
１３……第２の多結晶シリコン膜、１３ａ……拡散部
分、１４……酸化膜、１５……エミッタコンタクト穴
(第２のコンタクト穴)、１６……多結晶シリコン層、１
７……真性ベース領域、１８……エミッタ領域。
す断面図である。 １……半導体基体、２……ＳｉＯ２膜、 ３……Ｓｉ３Ｎ４膜（耐酸化性膜）、４……第１の多結
晶シリコン膜、４ａ……第１の多結晶シリコン膜のノン
ドープ部分、４ｂ……第１の多結晶シリコン膜のドープ
部分、５……Ｓｉ３Ｎ４膜（耐酸化性膜）、６……Ｓｉ
Ｏ２膜、７……レジストマスク、８……酸化膜、９……
微細溝、１０……グラフトベース領域、１１……横方向
酸化部分、 １２……ベースコンタクト穴（第１のコンタクト穴）、
１３……第２の多結晶シリコン膜、１３ａ……拡散部
分、１４……酸化膜、１５……エミッタコンタクト穴
(第２のコンタクト穴)、１６……多結晶シリコン層、１
７……真性ベース領域、１８……エミッタ領域。
フロントページの続き (72)発明者 河路 幹規 東京都小平市上水本町1450番地 株式会社 日立製作所デバイス開発センタ内 (72)発明者 渡辺 邦彦 東京都小平市上水本町1450番地 株式会社 日立製作所デバイス開発センタ内 (72)発明者 原 昭二 東京都小平市上水本町1450番地 株式会社 日立製作所デバイス開発センタ内 (72)発明者 酒井 徹志 神奈川県厚木市小野1839番地 日本電信電 話公社厚木電気通信研究所内
Claims (2)
- 【請求項１】以下の工程（Ａ）ないし（Ｈ）を有するこ
とを特徴とする半導体装置におけるコンタクト穴の形成
方法。 （Ａ）その表面に第１の耐酸化性膜を介して第１の多結
晶シリコン膜が形成され、上記第１の多結晶シリコン膜
の表面に第２耐酸化性膜が形成され、前記第２耐酸化性
膜の表面に第１酸化膜が形成された半導体基板を用意す
る工程。 （Ｂ）前記工程（Ａ）の後、前記第１酸化膜表面に選択
的にレジストマスクを形成し、次いで前記レジストマス
クをエツチングマスクとして使用する等方性エツチング
によるオーバーエツチングによつて前記第１酸化膜を選
択的にエツチング除去し、前記レジストマスクをエツチ
ングマスクとして使用する異方性エツチングによつて前
記第２耐酸化性膜を前記レジストマスクと実質的に同じ
パターンとなるように選択的にエツチング除去し、かつ
前記レジストマスクをマスクとする不純物イオン打ち込
みにより前記第１の多結晶シリコン膜に不純物を選択的
に導入する工程。 （Ｃ）前記工程（Ｂ）の後、熱処理によつて前記不純物
を前記第１多結晶シリコン膜中に横方向に拡散せしめ、
かつ前記第２耐酸化性膜を選択酸化マスクとする選択酸
化によって前記第１多結晶シリコン膜を選択的に第１選
択酸化膜にせしめる工程。 （Ｄ）前記工程（Ｃ）の後、不純物の濃度差によるエツ
チングレートの相違を利用することによる上記第１多結
晶シリコン膜の前記不純物の横方向拡散部分の選択エツ
チングによつて、前記第１多結晶シリコン膜と前記第１
選択酸化膜との間に微細溝を形成する工程。 （Ｅ）上記（Ｄ）工程の後に、イオン打込により前記第
１の多結晶シリコン膜に不純物を導入し、次いで前記第
２の耐酸化性膜を選択酸化用のマスクとして使用する選
択酸化によって前記微細溝に露出する前記第１の多結晶
シリコン膜側端面からこの多結晶シリコン膜を横方向に
所定距離酸化しこれにより第２選択酸化膜を形成する工
程。 （Ｆ）前記（Ｅ）工程の後に、表面に露出している第１
および第２の耐酸化膜を除去し、これにより前記微細溝
にしたがう第１のコンタクト穴を形成する工程。 （Ｇ）前記（Ｆ）工程の後、全表面にノンドープもしく
は前記第１の多結晶シリコン膜より低い不純物濃度の第
２の多結晶シリコン膜を形成し、ついで熱処理すること
によって前記第１の多結晶シリコン膜から上記第２多結
晶シリコン膜に不純物を拡散させ、その拡散部分が第２
の多結晶シリコン膜の表面に達しかつ前記第２選択酸化
膜上に達するようにする工程。 （Ｈ）前記（Ｇ）工程の後に、不純物濃度のエツチング
レートの違いを利用して、前記第２の多結晶シリコン膜
のうちの前記拡散部分を選択的に除去し、次いで前記第
２の多結晶シリコン膜の選択除去により露出した前記第
２選択酸化膜をマスクとして第２のコンタクト穴を形成
する工程。 - 【請求項２】半導体基体の表面にグラフトベース構造の
トランジスタを形成するに際して、以下の工程（Ａ）な
いし（Ｇ）をとることを特徴とする半導体装置の製造方
法。 （Ａ）その表面に第１の耐酸化性膜を介して第１の多結
晶シリコン膜が形成され、前記第１の多結晶シリコン膜
の表面に第２耐酸化性膜が形成され、前記第２耐酸化性
膜の表面に第１酸化膜が形成された前記半導体基体を用
意する工程。 （Ｂ）前記工程（Ａ）の後、前記第１酸化膜表面に選択
的にレジストマスクを形成し、次いで前記レジストマス
クをエツチングマスクとして使用する等方性エツチング
によるオーバーエツチングによつて前記第１酸化膜を選
択的にエツチング除去し、前記レジストマスクをエツチ
ングマスクとして使用する異方性エツチングによつて前
記第２耐酸化性膜を前記レジストマスクと実質的に同じ
パターンとなるように選択的にエツチング除去し、かつ
前記レジストマスクをマスクとする不純物イオン打ち込
みにより前記第１の多結晶シリコン膜に不純物を選択的
に導入する工程。 （Ｃ）前記工程（Ｂ）の後、熱処理によつて前記不純物
を前記第１多結晶シリコン膜中に横方向に拡散せしめ、
かつ前記第２耐酸化性膜を選択酸化マスクとする選択酸
化によって前記第１多結晶シリコン膜を選択的に第１選
択酸化膜にせしめる工程。 （Ｄ）前記工程（Ｃ）の後、不純物の濃度差によるエツ
チングレートの相違を利用することによる上記第１多結
晶シリコン膜の前記不純物の横方向拡散部分の選択エツ
チングによつて、前記第１多結晶シリコン膜と前記第１
選択酸化膜との間に微細溝を形成する工程。 （Ｅ）前記（Ｄ）工程の後に、不純物イオン打込みによ
り前記第１の多結晶シリコン膜に不純物を導入するとと
もに前記第１の多結晶シリコン膜と前記第１選択酸化膜
とを不純物導入マスクとする前記微細溝直下の半導体基
体表面へ不純物を導入することにより前記微細溝直下の
半導体基体表面にグラフトベース領域を形成する工程。 （Ｆ）前記（Ｅ）工程の後に、前記第２の耐酸化性膜を
選択酸化マスクとして使用して前記微細溝の側面に露出
する前記第１の多結晶シリコン膜の側端面からその多結
晶シリコン膜を横方向に所定距離酸化し、これにより第
２選択酸化膜を形成する工程。 （Ｇ）前記（Ｆ）工程の後に、表面に露出している第１
及び第２の耐酸化性膜を除去し、これにより前記微細溝
にしたがうベースコンタクト穴を形成し、次いで全表面
にノンドープもしくは前記第１の多結晶シリコン膜より
低い不純物濃度の第２の多結晶シリコン膜を形成し、次
いで熱処理することによつて前記第１の多結晶シリコン
膜から不純物を拡散させ、その拡散部分が第２の多結晶
シリコン膜の表面に達しかつ前記第２選択酸化膜上に達
するようにする工程。 （Ｈ）前記（Ｇ）工程の後に、不純物濃度のエツチング
レートの違いを利用して、前記第２の多結晶シリコン膜
のうちの前記拡散部分を選択的に除去する工程。 （Ｉ）前記（Ｈ）工程の後に、残存する第２の多結晶シ
リコン膜に不純物を導入してベース引出し電極を形成
し、次いでその第２の多結晶シリコン膜の表面を酸化し
た後、前記第２選択酸化膜をマスクとしてエミツタコン
タクト穴を形成する工程。 （Ｊ）前記（Ｉ）工程の後に、前記エミツタコンタクト
穴を通して半導体基体表面にベース用不純物、エミツタ
用不純物をそれぞれ所定深さに導入して真性ベースおよ
びエミツタの各領域を形成する工程。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59169341A JPH0656849B2 (ja) | 1984-08-15 | 1984-08-15 | 半導体装置におけるコンタクト穴の形成方法および半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59169341A JPH0656849B2 (ja) | 1984-08-15 | 1984-08-15 | 半導体装置におけるコンタクト穴の形成方法および半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6147666A JPS6147666A (ja) | 1986-03-08 |
| JPH0656849B2 true JPH0656849B2 (ja) | 1994-07-27 |
Family
ID=15884760
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59169341A Expired - Lifetime JPH0656849B2 (ja) | 1984-08-15 | 1984-08-15 | 半導体装置におけるコンタクト穴の形成方法および半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0656849B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0432297Y2 (ja) * | 1987-07-24 | 1992-08-03 |
-
1984
- 1984-08-15 JP JP59169341A patent/JPH0656849B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6147666A (ja) | 1986-03-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0061855B1 (en) | Method for manufacturing semiconductor device | |
| JPH0628266B2 (ja) | 半導体装置の製造方法 | |
| JPH0658912B2 (ja) | バイポーラトランジスタの製造方法 | |
| JPS60124967A (ja) | 集積回路構造体 | |
| US4746623A (en) | Method of making bipolar semiconductor device with wall spacer | |
| JP2907133B2 (ja) | 半導体装置の製造方法 | |
| JPH0656849B2 (ja) | 半導体装置におけるコンタクト穴の形成方法および半導体装置の製造方法 | |
| JPS62291176A (ja) | 半導体装置の製造方法 | |
| JPS5856436A (ja) | 半導体装置の製造方法 | |
| JP3190144B2 (ja) | 半導体集積回路の製造方法 | |
| JPH0618185B2 (ja) | 半導体装置における微細孔の形成方法および半導体装置の製造方法 | |
| JPS6237543B2 (ja) | ||
| JP2572653B2 (ja) | 半導体装置の製造方法 | |
| JP3176606B2 (ja) | バイポーラ型半導体集積回路装置の製造方法 | |
| JPS6117143B2 (ja) | ||
| US5786222A (en) | Method of manufacturing high performance bipolar transistors in a BiCMOS process | |
| JPH0778833A (ja) | バイポーラトランジスタとその製造方法 | |
| JP2519251B2 (ja) | 半導体集積回路装置の製造方法 | |
| JPS5938732B2 (ja) | 半導体装置の製造方法 | |
| JPH1126756A (ja) | 半導体装置の製造方法 | |
| JPH07105435B2 (ja) | 半導体集積回路装置の製造方法 | |
| JPH0810696B2 (ja) | 半導体装置の製造方法 | |
| JPS6372159A (ja) | 半導体集積回路装置 | |
| JPH0691101B2 (ja) | バイポーラトランジスタの製造方法 | |
| JPH0638449B2 (ja) | 半導体装置の素子分離方法 |