JPH0656854B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0656854B2 JPH0656854B2 JP62300952A JP30095287A JPH0656854B2 JP H0656854 B2 JPH0656854 B2 JP H0656854B2 JP 62300952 A JP62300952 A JP 62300952A JP 30095287 A JP30095287 A JP 30095287A JP H0656854 B2 JPH0656854 B2 JP H0656854B2
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- semiconductor device
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- Mechanical Treatment Of Semiconductor (AREA)
- Bipolar Transistors (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、バイポーラトランジスタのように縦方向に電
極が積み重ねられた半導体装置の製造方法に関するもの
である。
極が積み重ねられた半導体装置の製造方法に関するもの
である。
バイポーラトランジスタのように縦方向に電極が積み重
ねられた半導体装置においては、積み重ねられた電極へ
の配線を半導体装置表面に引き出す必要がある。そのた
め下部にある電極への配線は、上部電極への配線とは平
面的に異なる位置へ迂回させる必要がある。ところがこ
のような迂回配線は、配線自体とその配線が複数である
場合はその配線間の絶縁のために、平面的な面積を占め
る。その結果、従来の縦方向に、…重大な問題となって
いた。この問題は、例えば特開昭60-95968号公報の第15
図に示されるような下部にある電極の迂回配線部を絶縁
体で囲まれる構造を採用することにより、かなり改善さ
れる。ところが、このような構造を、前記公報にに述べ
られているように、シリコンの選択酸化法で形成する
と、半導体装置表面の凹凸が大きくなるという問題が生
じていた。シリコンを酸化して酸化シリコンに変換する
と、その体積がほぼ２倍に増大することが原因である。
半導体装置表面の凹凸はその上に配線層を形成すること
を困難にするため、重大な問題である。特に、前記公報
に述べられた製造方法では選択酸化法を多用するため、
その影響は極めて重大な問題であった。
ねられた半導体装置においては、積み重ねられた電極へ
の配線を半導体装置表面に引き出す必要がある。そのた
め下部にある電極への配線は、上部電極への配線とは平
面的に異なる位置へ迂回させる必要がある。ところがこ
のような迂回配線は、配線自体とその配線が複数である
場合はその配線間の絶縁のために、平面的な面積を占め
る。その結果、従来の縦方向に、…重大な問題となって
いた。この問題は、例えば特開昭60-95968号公報の第15
図に示されるような下部にある電極の迂回配線部を絶縁
体で囲まれる構造を採用することにより、かなり改善さ
れる。ところが、このような構造を、前記公報にに述べ
られているように、シリコンの選択酸化法で形成する
と、半導体装置表面の凹凸が大きくなるという問題が生
じていた。シリコンを酸化して酸化シリコンに変換する
と、その体積がほぼ２倍に増大することが原因である。
半導体装置表面の凹凸はその上に配線層を形成すること
を困難にするため、重大な問題である。特に、前記公報
に述べられた製造方法では選択酸化法を多用するため、
その影響は極めて重大な問題であった。
［発明が解決しようとする問題点］ 本発明の目的は、縦方向に電極が積み重ねられた半導体
装置において、積み重ねられた電極への配線を絶縁する
ための面積とその配線に寄与する容量を減らすととも
に、半導体装置表面の凹凸を減らすことにより、その上
への配線層形成を容易にする半導体装置の製造方法を提
供することにある。
装置において、積み重ねられた電極への配線を絶縁する
ための面積とその配線に寄与する容量を減らすととも
に、半導体装置表面の凹凸を減らすことにより、その上
への配線層形成を容易にする半導体装置の製造方法を提
供することにある。
本発明はシリコン結晶基板上に第１の絶縁体膜パターン
を形成する工程と、前記シリコン結晶基板上に第１の絶
縁体膜と少なくとも一部が離間しそれよりも厚い第２の
絶縁体膜パターンを形成する工程と、第１の絶縁膜およ
び第２の絶縁体膜よりも厚くそれらに接し、第１と第２
の絶縁膜の間で前記シリコン結晶基板が露出するように
第３の絶縁体膜を形成する工程と、選択エピタキシャル
成長法により前記露出部およびその周辺の第１および第
２の絶縁体膜上にのみエピタキシャルシリコン結晶膜を
形成する工程と、前記基板全体にポリシリコンを形成す
る工程と、第３の絶縁体膜の研磨速度が極めて遅い選択
研磨法により前記シリコン膜を研磨してその表面が第３
の絶縁体膜の表面とほぼ同じ高さとする工程とを含むこ
とを特徴とする半導体装置の製造方法である。
を形成する工程と、前記シリコン結晶基板上に第１の絶
縁体膜と少なくとも一部が離間しそれよりも厚い第２の
絶縁体膜パターンを形成する工程と、第１の絶縁膜およ
び第２の絶縁体膜よりも厚くそれらに接し、第１と第２
の絶縁膜の間で前記シリコン結晶基板が露出するように
第３の絶縁体膜を形成する工程と、選択エピタキシャル
成長法により前記露出部およびその周辺の第１および第
２の絶縁体膜上にのみエピタキシャルシリコン結晶膜を
形成する工程と、前記基板全体にポリシリコンを形成す
る工程と、第３の絶縁体膜の研磨速度が極めて遅い選択
研磨法により前記シリコン膜を研磨してその表面が第３
の絶縁体膜の表面とほぼ同じ高さとする工程とを含むこ
とを特徴とする半導体装置の製造方法である。
以下、本発明の実施例を図面を参照して説明する。
第１図(a)および(b)はそれぞれ本発明の製造方法で形成
しようとする半導体装置の一実施例の構造を示す平面図
および断面図で、第１図(b)は第１図(a)のA,A′で切り
開いた場合の断面図である。図の101はＰ型シリコン基
板、102，103,104,107,111,114は酸化シリコン膜、105,
109,112はＮ型低抵抗シリコン、106はＮ型シリコン、10
8はＰ型シリコン、110はＮ型ポリシリコン、113はＰ型
低抵抗シリコン、115,116,117は導電体配線、118,119,1
20はコンタクト孔、121は酸化シリコン膜104 の平面形
状、をそれぞれ示す。なお、第１図(a)の平面図では、
わかりにくくなるのを避けるため、一部の線を省略して
示している。
しようとする半導体装置の一実施例の構造を示す平面図
および断面図で、第１図(b)は第１図(a)のA,A′で切り
開いた場合の断面図である。図の101はＰ型シリコン基
板、102，103,104,107,111,114は酸化シリコン膜、105,
109,112はＮ型低抵抗シリコン、106はＮ型シリコン、10
8はＰ型シリコン、110はＮ型ポリシリコン、113はＰ型
低抵抗シリコン、115,116,117は導電体配線、118,119,1
20はコンタクト孔、121は酸化シリコン膜104 の平面形
状、をそれぞれ示す。なお、第１図(a)の平面図では、
わかりにくくなるのを避けるため、一部の線を省略して
示している。
第１図(a)，(b)の半導体装置は、Ｎ型低抵抗シリコン10
9をエミッタ、Ｐ型シリコン108をベース、Ｎ型シリコン
106とＮ型低抵抗シリコン105の一部をコレクタとするバ
イポーラトランジスタと、このバイポーラトランジスタ
のそれぞれの電極への配線から構成される。
9をエミッタ、Ｐ型シリコン108をベース、Ｎ型シリコン
106とＮ型低抵抗シリコン105の一部をコレクタとするバ
イポーラトランジスタと、このバイポーラトランジスタ
のそれぞれの電極への配線から構成される。
上記バイポーラトランジスタにおいては、エミッタに対
する導電体配線117 が、エミッタ部に形成されたコンタ
クト孔120を通して、エミッタ109に接続されている。こ
こでＮ型ポリシリコン 110は、導電体配線117とＮ型低
抵抗シリコン109の接続を良好にするために設けられて
いる。一方、エミッタ109 の下部に形成されたベースと
コレクタに対する導電体配線115と116とは、それぞれエ
ミッタとは平面的に異なる位置にあるコンタクト孔118,
119を通して、迂回してベース108、コレクタ106と105の
一部に接続されている。Ｐ型シリコン108の一部とＰ型
低抵抗シリコン 113、Ｎ型低抵抗シリコン105の一部と1
12は、それぞれ平面的な迂回配線を行うために使われて
いる。この例のような縦方向に電極が積み重ねられた半
導体装置においては、積み重ねられた電極への配線のた
めに、平面的な迂回配線を行う必要がある。
する導電体配線117 が、エミッタ部に形成されたコンタ
クト孔120を通して、エミッタ109に接続されている。こ
こでＮ型ポリシリコン 110は、導電体配線117とＮ型低
抵抗シリコン109の接続を良好にするために設けられて
いる。一方、エミッタ109 の下部に形成されたベースと
コレクタに対する導電体配線115と116とは、それぞれエ
ミッタとは平面的に異なる位置にあるコンタクト孔118,
119を通して、迂回してベース108、コレクタ106と105の
一部に接続されている。Ｐ型シリコン108の一部とＰ型
低抵抗シリコン 113、Ｎ型低抵抗シリコン105の一部と1
12は、それぞれ平面的な迂回配線を行うために使われて
いる。この例のような縦方向に電極が積み重ねられた半
導体装置においては、積み重ねられた電極への配線のた
めに、平面的な迂回配線を行う必要がある。
ところが上記バイポーラトランジスタでは、これらの平
面的な迂回配線が酸化シリコン膜102,103, 104のよう
に、厚さの異なる３種類の絶縁体膜によってほとんど囲
まれている。そのためこれらの迂回配線部が、Ｐ型シリ
コンであろうと、Ｎ型シリコンであろうと関係なく、酸
化シリコン膜102,103,104 によって絶縁できる。そのた
め、迂回配線部を絶縁するための領域の占める平面的な
面積が特別に大きくなることはない。さらにこれらの迂
回配線部に寄生する容量を小さくすることができる。
面的な迂回配線が酸化シリコン膜102,103, 104のよう
に、厚さの異なる３種類の絶縁体膜によってほとんど囲
まれている。そのためこれらの迂回配線部が、Ｐ型シリ
コンであろうと、Ｎ型シリコンであろうと関係なく、酸
化シリコン膜102,103,104 によって絶縁できる。そのた
め、迂回配線部を絶縁するための領域の占める平面的な
面積が特別に大きくなることはない。さらにこれらの迂
回配線部に寄生する容量を小さくすることができる。
なお、本発明の半導体装置の構造と効果を説明するた
め、第１図(a)，(b)の構造のバイポーラトランジスタを
実施例に用いたが、本発明の半導体装置はこれに限るこ
とはない。例えば縦方向にドレイン、ゲート、ソースの
各電極を形成したMOSFETなどのように、もっと一般的な
縦方向に電極が積み重ねられた半導体装置に適用でき
る。
め、第１図(a)，(b)の構造のバイポーラトランジスタを
実施例に用いたが、本発明の半導体装置はこれに限るこ
とはない。例えば縦方向にドレイン、ゲート、ソースの
各電極を形成したMOSFETなどのように、もっと一般的な
縦方向に電極が積み重ねられた半導体装置に適用でき
る。
第２図(a)〜(c)は本発明の半導体装置の製造方法の一実
施例を示す工程図で、第１のバイポーラトランジスタの
実施例の構造はこの製造方法の実施例によって得られ
る。第２図(a)は、Ｐ型シリコン結晶基板201上に酸化シ
リコン膜202、それよりも厚い酸化シリコン膜 203、さ
らに酸化シリコン膜203よりも厚い酸化シリコン膜204を
シリコン基板の一部が露出するようにそれぞれ形成した
ところを示す。第２図(b)は、選択エピタキシャル成長
法により、シリコン基板露出部およびその周辺の酸化シ
リコン膜上のみＮ型低抵抗単結晶シリコン205とＰ型単
結晶シリコン206をそれぞれ形成し、次にポリシリコン2
22 を全面に形成したところを示す。第２図(c)は、シリ
コンの研磨は速いが酸化シリコン膜の研磨は遅い選択的
研磨法により、同図(b)の表面を研磨したところを示
す。この工程により前記Ｐ型単結晶シリコン206 は20
6′に、ポリシリコン膜222は222′に、なる。
施例を示す工程図で、第１のバイポーラトランジスタの
実施例の構造はこの製造方法の実施例によって得られ
る。第２図(a)は、Ｐ型シリコン結晶基板201上に酸化シ
リコン膜202、それよりも厚い酸化シリコン膜 203、さ
らに酸化シリコン膜203よりも厚い酸化シリコン膜204を
シリコン基板の一部が露出するようにそれぞれ形成した
ところを示す。第２図(b)は、選択エピタキシャル成長
法により、シリコン基板露出部およびその周辺の酸化シ
リコン膜上のみＮ型低抵抗単結晶シリコン205とＰ型単
結晶シリコン206をそれぞれ形成し、次にポリシリコン2
22 を全面に形成したところを示す。第２図(c)は、シリ
コンの研磨は速いが酸化シリコン膜の研磨は遅い選択的
研磨法により、同図(b)の表面を研磨したところを示
す。この工程により前記Ｐ型単結晶シリコン206 は20
6′に、ポリシリコン膜222は222′に、なる。
第２図(c)の状態から通常の方法を用いてバイポーラト
ランジスタを形成すれば、第１図のバイポーラトランジ
スタの構造が得られる。例えば、選択酸化法により第１
図107に相当する酸化シリコン膜を形成し、次にイオン
注入法で第１図112に相当する領域にｎ型不純物、108、
113に相当する領域にｐ型不純物をそれぞれドープす
る。その後表面に酸化シリコン膜を形成して、第１図10
9に相当する部分を開孔し、その上に第１図110に相当す
るｎ型ポリシリコンを形成し、そこからのｎ型不純物の
拡散で第１図109に相当するｎ型領域を形成する。その
後、酸化シリコンを成膜し第１図118、119、120に相当
するコンタクト孔を形成し、配線用の導電体を形成すれ
ば第１図の構造が得られる。
ランジスタを形成すれば、第１図のバイポーラトランジ
スタの構造が得られる。例えば、選択酸化法により第１
図107に相当する酸化シリコン膜を形成し、次にイオン
注入法で第１図112に相当する領域にｎ型不純物、108、
113に相当する領域にｐ型不純物をそれぞれドープす
る。その後表面に酸化シリコン膜を形成して、第１図10
9に相当する部分を開孔し、その上に第１図110に相当す
るｎ型ポリシリコンを形成し、そこからのｎ型不純物の
拡散で第１図109に相当するｎ型領域を形成する。その
後、酸化シリコンを成膜し第１図118、119、120に相当
するコンタクト孔を形成し、配線用の導電体を形成すれ
ば第１図の構造が得られる。
第２図に示す本発明半導体装置の製造方法の実施例にお
いては、選択エピタキシャル成長法を用いている。選択
エピタキシャル成長法は通常のエピタキシャル成長法と
同様に、良質の結晶を成長できる。さらに選択エピタキ
シャル成長法を用いて第２図(b)のように、絶縁体膜よ
りも厚くエピタキシャル結晶膜を成長すれば、それは成
長させたエピタキシャル結晶膜厚程度、横方向に広が
る。本発明の半導体装置の製造方法では、この選択エピ
タキシャル成長法によって形成されたエピタキシャル結
晶膜の横方向広がり部にｐｎ接合ができるように半導体
装置を形成する。そのため、ｐｎ接合に大きいもれ電流
が流れてしまうようなことがない良好な半導体装置を製
造することができる。
いては、選択エピタキシャル成長法を用いている。選択
エピタキシャル成長法は通常のエピタキシャル成長法と
同様に、良質の結晶を成長できる。さらに選択エピタキ
シャル成長法を用いて第２図(b)のように、絶縁体膜よ
りも厚くエピタキシャル結晶膜を成長すれば、それは成
長させたエピタキシャル結晶膜厚程度、横方向に広が
る。本発明の半導体装置の製造方法では、この選択エピ
タキシャル成長法によって形成されたエピタキシャル結
晶膜の横方向広がり部にｐｎ接合ができるように半導体
装置を形成する。そのため、ｐｎ接合に大きいもれ電流
が流れてしまうようなことがない良好な半導体装置を製
造することができる。
本発明の半導体装置の製造方法においては、選択エピタ
キシャル成長法と選択研磨法を組合せて用いている。そ
のため、第１図の実施例のように、適度に絶縁体膜で周
囲を囲まれ且つ半導体基板とつながった、平坦な半導体
領域を形成することができる。
キシャル成長法と選択研磨法を組合せて用いている。そ
のため、第１図の実施例のように、適度に絶縁体膜で周
囲を囲まれ且つ半導体基板とつながった、平坦な半導体
領域を形成することができる。
以上説明したように、本発明の製造方法では、縦方向に
積み重ねられた電極への配線の絶縁のための面積とその
配線に寄生する容量を減らすことができるため、回路性
能、集積度などの点で優れた半導体集積回路を容易に且
つ表面を平坦に形成することができる。
積み重ねられた電極への配線の絶縁のための面積とその
配線に寄生する容量を減らすことができるため、回路性
能、集積度などの点で優れた半導体集積回路を容易に且
つ表面を平坦に形成することができる。
第１図(a)および(b)はそれぞれ本発明の製造方法で形成
する半導体装置の一実施例の構造を示す平面図および断
面図、第２図(a)〜(c)は本発明の半導体装置の製造方法
の一実施例を示す工程図である。 101……Ｐ型シリコン基板 102,103,104,107,111,114……酸化シリコン膜 105,109,112……Ｎ型低抵抗シリコン 106……Ｎ型シリコン、108……Ｐ型シリコン 110……Ｎ型ポリシリコン 113……Ｐ型低抵抗シリコン 115,116,117……導電体配線
する半導体装置の一実施例の構造を示す平面図および断
面図、第２図(a)〜(c)は本発明の半導体装置の製造方法
の一実施例を示す工程図である。 101……Ｐ型シリコン基板 102,103,104,107,111,114……酸化シリコン膜 105,109,112……Ｎ型低抵抗シリコン 106……Ｎ型シリコン、108……Ｐ型シリコン 110……Ｎ型ポリシリコン 113……Ｐ型低抵抗シリコン 115,116,117……導電体配線
Claims (1)
- 【請求項１】シリコン結晶基板上に第１の絶縁体膜パタ
ーンを形成する工程と、前記シリコン結晶基板上に第１
の絶縁体膜と少なくとも一部が離間しそれよりも厚い第
２の絶縁体膜パターンを形成する工程と、第１の絶縁体
膜および第２の絶縁体膜よりも厚くかつそれらに接し、
第１と第２の絶縁膜の間で前記シリコン結晶基板が露出
するように第３の絶縁体膜を形成する工程と、選択エピ
タキシャル成長法により前記露出部およびその周辺の第
１および第２の絶縁体膜上にのみエピタキシャルシリコ
ン結晶膜を形成する工程と、前記基板全体にポリシリコ
ンを形成する工程と、第３の絶縁体膜の研磨速度が極め
て遅い選択研磨法により前記シリコン膜を研磨してその
表面が第３の絶縁体膜の表面とほぼ同じ高さとする工程
とを含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62300952A JPH0656854B2 (ja) | 1987-11-27 | 1987-11-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62300952A JPH0656854B2 (ja) | 1987-11-27 | 1987-11-27 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01143260A JPH01143260A (ja) | 1989-06-05 |
| JPH0656854B2 true JPH0656854B2 (ja) | 1994-07-27 |
Family
ID=17891059
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62300952A Expired - Lifetime JPH0656854B2 (ja) | 1987-11-27 | 1987-11-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0656854B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6095968A (ja) * | 1983-10-31 | 1985-05-29 | Matsushita Electronics Corp | 半導体集積回路の製造方法 |
-
1987
- 1987-11-27 JP JP62300952A patent/JPH0656854B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01143260A (ja) | 1989-06-05 |
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