JPH01143260A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH01143260A JPH01143260A JP62300952A JP30095287A JPH01143260A JP H01143260 A JPH01143260 A JP H01143260A JP 62300952 A JP62300952 A JP 62300952A JP 30095287 A JP30095287 A JP 30095287A JP H01143260 A JPH01143260 A JP H01143260A
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- semiconductor
- semiconductor device
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- Bipolar Transistors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、バイポーラトランジスタのように縦方向に電
極が積み重ねられた半導体装置とその製造方法に関する
ものである。
極が積み重ねられた半導体装置とその製造方法に関する
ものである。
バイポーラトランジスタのように縦方向に電極が積み重
ねられた半導体装置においては、積み重ねられた電極へ
の配線を半導体装置表面に引き出す必要がある。そのた
め下部にある電極への配線は、上部電極への配線とは平
面的に異なる位置へ迂回させる必要がある。ところがこ
のような迂回配線は、配線自体とその配線が複数ある場
合はその配線間の絶縁のために、平面的な面積を占める
。
ねられた半導体装置においては、積み重ねられた電極へ
の配線を半導体装置表面に引き出す必要がある。そのた
め下部にある電極への配線は、上部電極への配線とは平
面的に異なる位置へ迂回させる必要がある。ところがこ
のような迂回配線は、配線自体とその配線が複数ある場
合はその配線間の絶縁のために、平面的な面積を占める
。
その結果、従来の縦方向に電極が積み重ねられた半導体
装置においては１面積や寄生容量が大きくなり、そのよ
うな半導体装置の高集積化、高速動作にとって重大な問
題となっていた。
装置においては１面積や寄生容量が大きくなり、そのよ
うな半導体装置の高集積化、高速動作にとって重大な問
題となっていた。
本発明の目的は、縦方向に電極が積み重ねられた半導体
装置において、積み重ねられた電極への配線を絶縁する
ための面積とその配線に寄生する容量を減らすことがで
きる半導体装置の構造を提供することにある。
装置において、積み重ねられた電極への配線を絶縁する
ための面積とその配線に寄生する容量を減らすことがで
きる半導体装置の構造を提供することにある。
本発明の他の目的は、上記のような半導体装置の構造が
容易に得られる製造方法を提供することにある。
容易に得られる製造方法を提供することにある。
本発明は半導体基板と、該半導体基板の一主面上の一部
に形成された第１の絶縁体膜と、前記半導体基板の一主
面上の一部に前記第１の絶縁体膜よりも厚く形成された
第２の絶縁体膜と、前記第１の絶縁体膜および第２の絶
縁体膜よりも厚く且つそれらに接するように前記半導体
基板の一主面上に前記半導体基板の一主面が一部露出す
るように形成された第３の絶縁体膜と、前記半導体基板
の露出した部分に接しその一部が前記第１および第２の
絶縁体膜上に延在し且つその表面が前記第３の絶縁体膜
の表面とほぼ同じ高さの半導体とを含むことを特徴とす
る半導体装置であり、また半導体結晶基板の一主面上の
一部に第１の絶縁体膜を形成する工程と、前記半導体結
晶基板の一主面上の一部に前記第１の絶縁体膜よりも厚
い第２の絶縁体膜を形成する工程と、前記第１の絶縁体
膜および第２の絶縁体膜よりも厚く且つそれらに接する
ように前記半導体結晶基板の一主面上に前記半導体結晶
基板の一主面が一部露出するように第３の絶縁体膜を形
成する工程と、選択エピタキシャル成長法により前記半
導体結晶基板の一主面の露出部およびその周辺の前記第
１および第２の絶縁体膜上にのみエピタキシャル結晶膜
を形成する工程と、前記第３の絶縁体膜の研磨速度が極
めて遅い選択研磨法により前記エピタキシャル結晶膜を
研磨してその表面が前記第３の絶縁体膜の表面とほぼ同
じ高さとする工程とを含むことを特徴する半導体装置の
製造方法である。
に形成された第１の絶縁体膜と、前記半導体基板の一主
面上の一部に前記第１の絶縁体膜よりも厚く形成された
第２の絶縁体膜と、前記第１の絶縁体膜および第２の絶
縁体膜よりも厚く且つそれらに接するように前記半導体
基板の一主面上に前記半導体基板の一主面が一部露出す
るように形成された第３の絶縁体膜と、前記半導体基板
の露出した部分に接しその一部が前記第１および第２の
絶縁体膜上に延在し且つその表面が前記第３の絶縁体膜
の表面とほぼ同じ高さの半導体とを含むことを特徴とす
る半導体装置であり、また半導体結晶基板の一主面上の
一部に第１の絶縁体膜を形成する工程と、前記半導体結
晶基板の一主面上の一部に前記第１の絶縁体膜よりも厚
い第２の絶縁体膜を形成する工程と、前記第１の絶縁体
膜および第２の絶縁体膜よりも厚く且つそれらに接する
ように前記半導体結晶基板の一主面上に前記半導体結晶
基板の一主面が一部露出するように第３の絶縁体膜を形
成する工程と、選択エピタキシャル成長法により前記半
導体結晶基板の一主面の露出部およびその周辺の前記第
１および第２の絶縁体膜上にのみエピタキシャル結晶膜
を形成する工程と、前記第３の絶縁体膜の研磨速度が極
めて遅い選択研磨法により前記エピタキシャル結晶膜を
研磨してその表面が前記第３の絶縁体膜の表面とほぼ同
じ高さとする工程とを含むことを特徴する半導体装置の
製造方法である。
以下、本発明の実施例を図面を参照して説明する。
第１図（ａ）および（ｂ）はそれぞれ本発明の半導体装
質の一実施例の構造を示す平面図および断面図で、第１
図（ｂ）は第１図（ａ）のＡ、八’で切り開いた場合の
断面図である。図の１０１はＰ型シリコン基板、１０２
゜１０３．１０４，１０７，１１１，１１４は酸化シリ
コン膜、１０５，１０９゜１１２はＮ型低抵抗シリコン
、１０６はＮ型シリコン、１０８はＰ型シリコン、１１
０はＮ型ポリシリコン、１１３はＰ型低抵抗シリコン、
１１５，１１６，１１７は導電体配線、１１８，１１
９，１２０はコンタクト孔、１２１は酸化シリコン膜１
０４の平面形状、をそれぞれ示す。なお、第１図（ａ）
の平面図では、わかりにくくなるのを避けるため、一部
の線を省略して示している。
質の一実施例の構造を示す平面図および断面図で、第１
図（ｂ）は第１図（ａ）のＡ、八’で切り開いた場合の
断面図である。図の１０１はＰ型シリコン基板、１０２
゜１０３．１０４，１０７，１１１，１１４は酸化シリ
コン膜、１０５，１０９゜１１２はＮ型低抵抗シリコン
、１０６はＮ型シリコン、１０８はＰ型シリコン、１１
０はＮ型ポリシリコン、１１３はＰ型低抵抗シリコン、
１１５，１１６，１１７は導電体配線、１１８，１１
９，１２０はコンタクト孔、１２１は酸化シリコン膜１
０４の平面形状、をそれぞれ示す。なお、第１図（ａ）
の平面図では、わかりにくくなるのを避けるため、一部
の線を省略して示している。
第１図（ａ）、（ｂ）の半導体装置は、Ｎ型低抵抗シリ
コン１０９ ヲエミッタ、Ｐ型シリコン１０８をベース
、Ｎ型シリコン１０６とＮ型低抵抗シリコン１０５の一
部をコレクタとするバイポーラトランジスタと、このバ
イポーラトランジスタのそれぞれの電極への配線から構
成される。
コン１０９ ヲエミッタ、Ｐ型シリコン１０８をベース
、Ｎ型シリコン１０６とＮ型低抵抗シリコン１０５の一
部をコレクタとするバイポーラトランジスタと、このバ
イポーラトランジスタのそれぞれの電極への配線から構
成される。
上記バイポーラトランジスタにおいては、エミッタに対
する導電体配線１１７が、エミッタ部に形成されたコン
タクト孔１２０を通して、エミッタ１０９に接続されて
いる。ここでＮ型ポリシリコン１１０は、導電体配線１
１７とＮ型低抵抗シリコン１０９の接続を良好にするた
めに設けられている。一方、エミッタ＋０９の下部に形
成されたベースとコレクタに対する導電体配線１１５と
１１６とは、それぞれエミッタとは平面的に異なる位置
にあるコンタクト孔１１８．１１９を通して、迂回して
ベース１０８、コレクタ１０６と１０５の一部に接続さ
れている。Ｐ型シリコン１０８の一部とＰ型低抵抗シリ
コン１１３、Ｎ型低抵抗シリコン１０５の一部と１１２
は、それぞれ平面的な迂回配線を行うために使われてい
る。この例のように縦方向に電極が積み重ねられた半導
体装置においては、積み重ねられた電極への配線のため
に、平面的な迂回配線を行う必要がある。
する導電体配線１１７が、エミッタ部に形成されたコン
タクト孔１２０を通して、エミッタ１０９に接続されて
いる。ここでＮ型ポリシリコン１１０は、導電体配線１
１７とＮ型低抵抗シリコン１０９の接続を良好にするた
めに設けられている。一方、エミッタ＋０９の下部に形
成されたベースとコレクタに対する導電体配線１１５と
１１６とは、それぞれエミッタとは平面的に異なる位置
にあるコンタクト孔１１８．１１９を通して、迂回して
ベース１０８、コレクタ１０６と１０５の一部に接続さ
れている。Ｐ型シリコン１０８の一部とＰ型低抵抗シリ
コン１１３、Ｎ型低抵抗シリコン１０５の一部と１１２
は、それぞれ平面的な迂回配線を行うために使われてい
る。この例のように縦方向に電極が積み重ねられた半導
体装置においては、積み重ねられた電極への配線のため
に、平面的な迂回配線を行う必要がある。
ところが上記バイポーラトランジスタでは、これらの平
面的な迂回配線が酸化シリコン膜１０２．１０３、１０
４のように、厚さの異なる３種類の絶縁体膜によってほ
とんど囲まれている。そのためこれらの迂回配線部が、
Ｐ型シリコンであろうと、Ｎ型シリコンであろうと関係
なく、酸化シリコン膜１０２．１０３，１０４によって
絶縁できる。そのため、迂回配線部を絶縁するための領
域の占める平面的な面積が特別に大きくなることはない
。さらにこれらの迂回配線部に寄生する容量を小さくす
ることができる。
面的な迂回配線が酸化シリコン膜１０２．１０３、１０
４のように、厚さの異なる３種類の絶縁体膜によってほ
とんど囲まれている。そのためこれらの迂回配線部が、
Ｐ型シリコンであろうと、Ｎ型シリコンであろうと関係
なく、酸化シリコン膜１０２．１０３，１０４によって
絶縁できる。そのため、迂回配線部を絶縁するための領
域の占める平面的な面積が特別に大きくなることはない
。さらにこれらの迂回配線部に寄生する容量を小さくす
ることができる。
なお、本発明の半導体装置の構造と効果を説明するため
、第１図（ａ）、（ｂ）の構造のバイポーラトランジス
タを実施例に用いたが、本発明の半導体装置はこれに限
ることはない。例えば縦方向にドレイン、ゲート、ソー
スの各電極を形成したＭＯＳＦＥＴなどのように、もっ
と一般的な縦方向に電極が積み重ねられた半導体装置に
適用できる。
、第１図（ａ）、（ｂ）の構造のバイポーラトランジス
タを実施例に用いたが、本発明の半導体装置はこれに限
ることはない。例えば縦方向にドレイン、ゲート、ソー
スの各電極を形成したＭＯＳＦＥＴなどのように、もっ
と一般的な縦方向に電極が積み重ねられた半導体装置に
適用できる。
第２図（ａ）〜（ｃ）は本発明の半導体装置の製造方法
の一実施例を示す工程図で、第１図のバイポーラトラン
ジスタの実施例の構造はこの製造方法の実施例によって
得られる。第２図（ａ）は、Ｐ型シリコン結晶基板２０
１上に酸化シリコン膜２０２、それよりも厚い酸化シリ
コン膜２０３、さらに酸化シリコン膜２０３よりも厚い
酸化シリコン膜２０４をシリコン基板の一部が露出する
ようにそれぞれ形成したところを示す。第２図（ｂ）は
、選択エピタキシャル成長法により、シリコン基板露出
部およびその周辺の酸化シリコン膜上にのみＮ型低抵抗
単結晶シリコン２０５とＰ型車結晶シリコン２０６をそ
れぞれ形成し、次にポリシリコン２２２を全面に形成し
たところを示す。第２図（ｃ）は、シリコンの研磨は速
いが酸化シリコン膜の研磨は遅い選択的研磨法により、
同図（ｂ）の表面を研Ｗ４′シたところを示す。この工
程により前記Ｐ型車結晶シリコン２０６は２０６′に、
ポリシリコン膜２２２は２２２′に、なる。
の一実施例を示す工程図で、第１図のバイポーラトラン
ジスタの実施例の構造はこの製造方法の実施例によって
得られる。第２図（ａ）は、Ｐ型シリコン結晶基板２０
１上に酸化シリコン膜２０２、それよりも厚い酸化シリ
コン膜２０３、さらに酸化シリコン膜２０３よりも厚い
酸化シリコン膜２０４をシリコン基板の一部が露出する
ようにそれぞれ形成したところを示す。第２図（ｂ）は
、選択エピタキシャル成長法により、シリコン基板露出
部およびその周辺の酸化シリコン膜上にのみＮ型低抵抗
単結晶シリコン２０５とＰ型車結晶シリコン２０６をそ
れぞれ形成し、次にポリシリコン２２２を全面に形成し
たところを示す。第２図（ｃ）は、シリコンの研磨は速
いが酸化シリコン膜の研磨は遅い選択的研磨法により、
同図（ｂ）の表面を研Ｗ４′シたところを示す。この工
程により前記Ｐ型車結晶シリコン２０６は２０６′に、
ポリシリコン膜２２２は２２２′に、なる。
第２図（ｃ）の状態から通常の方法を用いてバイポーラ
トランジスタを形成すれば、第１図のバイポーラトラン
ジスタの構造が得られる。
トランジスタを形成すれば、第１図のバイポーラトラン
ジスタの構造が得られる。
第２図に示す本発明半導体装置の製造方法の実施例にお
いては、選択エピタキシャル成長法を用いている。選択
エピタキシャル成長法は通常のエピタキシャル成長法と
同様に、良質の結晶を成長できる。さらに選択エピタキ
シャル成長法を用いて第２図（ｂ）のように、絶縁体膜
よりも厚くエピタキシャル結晶膜を成長すれば、それは
成長させたエピタキシャル結晶膜厚程度、横方向に広が
る。
いては、選択エピタキシャル成長法を用いている。選択
エピタキシャル成長法は通常のエピタキシャル成長法と
同様に、良質の結晶を成長できる。さらに選択エピタキ
シャル成長法を用いて第２図（ｂ）のように、絶縁体膜
よりも厚くエピタキシャル結晶膜を成長すれば、それは
成長させたエピタキシャル結晶膜厚程度、横方向に広が
る。
本発明の半導体装置の製造方法では、この選択エピタキ
シャル成長法によって形成されたエピタキシャル結晶膜
の横方白瓜がり部にｐｎ接合ができるように半導体装置
を形成する。そのため、ｐｎ接合に大きいもれ電流が流
れてしまうようなことがない良好な半導体装置を製造す
ることができる。
シャル成長法によって形成されたエピタキシャル結晶膜
の横方白瓜がり部にｐｎ接合ができるように半導体装置
を形成する。そのため、ｐｎ接合に大きいもれ電流が流
れてしまうようなことがない良好な半導体装置を製造す
ることができる。
本発明の半導体装置の製造方法において・は、選択エピ
タキシャル成長法と選択研磨法を組合せて用いている。
タキシャル成長法と選択研磨法を組合せて用いている。
そのため、第１図の実施例のように、適度に絶縁体膜で
周囲髪囲まれ且つ半導体基板とつながった。平坦な半導
体領域を形成することができる。
周囲髪囲まれ且つ半導体基板とつながった。平坦な半導
体領域を形成することができる。
以上説明してきたように、本発明半導体装置では、縦方
向に積み重ねられた電極への配線の絶縁のための面積と
その配線に寄生する容量を減らすことができるため５回
路性能、集積度などの点で優れた半導体集積回路を実現
できる。
向に積み重ねられた電極への配線の絶縁のための面積と
その配線に寄生する容量を減らすことができるため５回
路性能、集積度などの点で優れた半導体集積回路を実現
できる。
さらに本発明の半導体装置の製造方法では、上記の半導
体装置の構造を容易に且つ表面を平坦に形成することが
できる。
体装置の構造を容易に且つ表面を平坦に形成することが
できる。
第１図（ａ）および（ｂ）はそれぞれ本発明の半導体装
置の一実施例の構造を示す平面図および断面図、第２図
（ａ）〜（ｃ）は本発明の半導体装置の製造方法の一実
施例を示す工程図である。 １０１・・・Ｐ型シリコン基板 １０２．１０３，１０４，１０７，１１１，１１４・・
・酸化シリコン膜１０５，１０９，１１．２・・・Ｎ型
低抵抗シリコン１０６・・・Ｎ型シリコン １０
８・・・Ｐ型シリコン１１０・・Ｎ型ポリシリコン １１３・・・Ｐ型代抵抗シリコン
置の一実施例の構造を示す平面図および断面図、第２図
（ａ）〜（ｃ）は本発明の半導体装置の製造方法の一実
施例を示す工程図である。 １０１・・・Ｐ型シリコン基板 １０２．１０３，１０４，１０７，１１１，１１４・・
・酸化シリコン膜１０５，１０９，１１．２・・・Ｎ型
低抵抗シリコン１０６・・・Ｎ型シリコン １０
８・・・Ｐ型シリコン１１０・・Ｎ型ポリシリコン １１３・・・Ｐ型代抵抗シリコン
Claims (2)
- （１）半導体基板と、該半導体基板の一主面上の一部に
形成された第１の絶縁体膜と、前記半導体基板の一主面
上の一部に前記第１の絶縁体膜よりも厚く形成された第
２の絶縁体膜と、前記第１の絶縁体膜および第２の絶縁
体膜よりも厚く且つそれらに接するように前記半導体基
板の一主面上に前記半導体基板の一主面が一部露出する
ように形成された第３の絶縁体膜と、前記半導体基板の
露出した部分に接しその一部が前記第１および第２の絶
縁体膜上に延在し且つその表面が前記第３の絶縁体膜の
表面とほぼ同じ高さの半導体とを含むことを特徴とする
半導体装置。 - （２）半導体結晶基板の一主面上の一部に第１の絶縁体
膜を形成する工程と、前記半導体結晶基板の一主面上の
一部に前記第１の絶縁体膜よりも厚い第２の絶縁体膜を
形成する工程と、前記第１の絶縁体膜および第２の絶縁
体膜よりも厚く且つそれらに接するように前記半導体結
晶基板の一主面上に前記半導体結晶基板の一主面が一部
露出するように第３の絶縁体膜を形成する工程と、選択
エピタキシャル成長法により前記半導体結晶基板の一主
面の露出部およびその周辺の前記第１および第２の絶縁
体膜上にのみエピタキシャル結晶膜を形成する工程と、
前記第３の絶縁体膜の研磨速度が極めて遅い選択研磨法
により前記エピタキシャル結晶膜を研磨してその表面が
前記第３の絶縁体膜の表面とほぼ同じ高さとする工程と
を含むことを特徴する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62300952A JPH0656854B2 (ja) | 1987-11-27 | 1987-11-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62300952A JPH0656854B2 (ja) | 1987-11-27 | 1987-11-27 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01143260A true JPH01143260A (ja) | 1989-06-05 |
| JPH0656854B2 JPH0656854B2 (ja) | 1994-07-27 |
Family
ID=17891059
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62300952A Expired - Lifetime JPH0656854B2 (ja) | 1987-11-27 | 1987-11-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0656854B2 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6095968A (ja) * | 1983-10-31 | 1985-05-29 | Matsushita Electronics Corp | 半導体集積回路の製造方法 |
-
1987
- 1987-11-27 JP JP62300952A patent/JPH0656854B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6095968A (ja) * | 1983-10-31 | 1985-05-29 | Matsushita Electronics Corp | 半導体集積回路の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0656854B2 (ja) | 1994-07-27 |
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