JPH08213473A - 半導体集積回路装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【目的】 半導体集積回路装置の高集積化を図る。ま
た、前記目的を達成する半導体集積回路装置の製造方法
を提供する。 【構成】 ベース領域にベース電極１５Ａが接続され、
エミッタ領域にエミッタ電極２３Ａが接続されるバイポ
ーラトランジスタＴｒと、下部電極１５Ｂ、誘電体膜１
７Ａ、上部電極２４の夫々で構成される容量素子Ｃとを
有する半導体集積回路装置において、容量素子Ｃの誘電
体膜１７Ａを、下部電極１５Ｂと上部電極２４との間の
層に形成された層間絶縁膜１６に比べて薄い膜厚で形成
する。また、前記半導体集積回路装置の製造方法におい
て、ベース電極１５Ａ及び下部電極１５Ｂの夫々を形成
する工程と、誘電体膜１７Ａ及び多結晶珪素膜１８Ａを
形成する工程と、エミッタ電極２３Ａ及び、多結晶珪素
膜１８Ａ、多結晶珪素膜２３Ｂの夫々からなる上部電極
２４を形成する工程とを備える。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体集積回路装置に
関し、特に、ベース領域にベース電極が接続され、エミ
ッタ領域にエミッタ電極が接続されるバイポーラトラン
ジスタと、下部電極、誘電体膜、上部電極の夫々で構成
される容量素子とを有する半導体集積回路装置に適用し
て有効な技術に関するものである。

【０００２】

【従来の技術】半導体集積回路装置として、アナログＩ
Ｃ(Ｉntegrated Ｃircuit)の開発が行なわれている。本
発明者が開発中のアナログＩＣはバイポーラトランジス
タ及び容量素子を塔載する。

【０００３】前記バイポーラトランジスタは、エピタキ
シャル層の表面からその深さ方向に向ってｎ型エミッタ
領域、ｐ型ベース領域、ｎ型コレクタ領域の夫々を順次
配列したｎｐｎ型で構成される。

【０００４】前記ｐ型ベース領域は真性ベース領域及び
高濃度ベース領域（グラフトベース領域）で構成され
る。真性ベース領域はエピタキシャル層の表面に形成さ
れたｐ型半導体領域で構成される。高濃度ベース領域は
エピタキシャル層の表面に形成されたp+型半導体領域で
構成される。このp+型半導体領域にはベース電極が電気
的に接続される。ベース電極は不純物が導入された多結
晶珪素膜で構成される。

【０００５】前記ｎ型エミッタ領域は、真性ベース領域
であるｐ型半導体領域の表面に形成されたn+型半導体領
域で構成される。このn+型半導体領域にはエミッタ電極
が電気的に接続される。エミッタ電極は不純物が導入さ
れた多結晶珪素膜で形成される。このエミッタ電極はベ
ース電極の側壁面を覆うサイドウォールスペーサ及び層
間絶縁膜によってベース電極と電気的に分離される。

【０００６】前記ｎ型エミッタ領域であるn+型半導体領
域は、エミッタ電極に導入されたｎ型不純物を真性ベー
ス領域であるｐ型半導体領域の表面に拡散することによ
り形成される。つまり、ｎ型エミッタ領域であるn+型半
導体領域は、ベース電極の側壁面を覆うサイドウォール
スペーサに対して自己整合で形成される。

【０００７】このように構成されるバイポーラトランジ
スタは、製造工程におけるマスクの合わせ寸法を廃止で
き、これに相当する分、占有面積を縮小することができ
るので、アナログＩＣの高周波数特性の向上又は高集積
化を図ることができる。

【０００８】前記容量素子は、下部電極、誘電体膜、上
部電極の夫々で構成される。下部電極は、エピタキシャ
ル層の表面に形成された半導体領域又は第１層目のポリ
シリコン層に形成された多結晶珪素膜或は第１層目の金
属配線層に形成されたアルミニウム膜で構成される。誘
電体膜は、エピタキシャル層の非活性領域の表面上に形
成されたフィールド絶縁膜又は第１層目のポリシリコン
層と第２層目のポリシリコン層との間に形成された層間
絶縁膜或は第１層目のポリシリコン層と第１層目の金属
配線層との間に形成された層間絶縁膜若しくは第１層目
の金属配線層と第２層目の金属配線層との間に形成され
た層間絶縁膜で構成される。上部電極は、第１層目のポ
リシリコン層に形成された多結晶珪素膜又は第２層目の
ポリシリコン層に形成された多結晶珪素或は第１層目の
金属配線層に形成されたアルミニウム膜若しくは第２層
目の金属配線層に形成されたアルミニウム膜で構成され
る。

【０００９】なお、前記バイポーラトランジスタと容量
素子とを有する半導体集積回路装置については、例えば
特開平４−１２７１２０号公報に記載されている。

【００１０】

【発明が解決しようとする課題】前記半導体集積回路装
置において、容量素子の誘電体膜は、膜厚の厚いフィー
ルド絶縁膜又は層間絶縁膜で構成される。フィールド絶
縁膜は、素子間を電気的に分離しているので、膜厚を薄
くすることができない。また、層間絶縁膜は、下層の配
線と上層の配線とを電気的に分離しているので、フィー
ルド絶縁膜と同様に膜厚を薄くすることができない。こ
のため、容量素子は単位面積当りの容量値(シート容
量：ｆＦ／μｍ² )が低く、例えば数百［ｐＦ］の大容
量が回路設計において必要になった場合、容量素子の占
有面積が増加し、半導体集積回路装置の集積度が低下す
る。

【００１１】本発明の目的は、ベース領域にベース電極
が接続され、エミッタ領域にエミッタ電極が接続される
バイポーラトランジスタと、下部電極、誘電体膜、上部
電極の夫々で構成される容量素子とを有する半導体集積
回路装置において、前記容量素子の占有面積を縮小し、
半導体集積回路装置の高集積化を図ることが可能な技術
を提供することにある。

【００１２】また、本発明の他の目的は、前記目的を達
成する半導体集積回路装置の製造方法を提供することに
ある。

【００１３】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。

【００１４】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。

【００１５】（１）ベース領域にベース電極が接続さ
れ、エミッタ領域にエミッタ電極が接続されるバイポー
ラトランジスタと、下部電極、誘電体膜、上部電極の夫
々で構成される容量素子とを有する半導体集積回路装置
において、前記容量素子の誘電体膜を、前記下部電極と
上部電極との間の層に形成された層間絶縁膜に比べて薄
い膜厚で形成する。

【００１６】（２）ベース領域にベース電極が接続さ
れ、エミッタ領域にエミッタ電極が接続されるバイポー
ラトランジスタと、下部電極、誘電体膜、上部電極の夫
々で構成される容量素子とを有する半導体集積回路装置
の製造方法において、（Ａ）半導体層の非活性領域の表
面上にフィールド絶縁膜を形成する工程と、（Ｂ）前記
フィールド絶縁膜上を含む半導体層の活性領域の表面上
に第１多結晶珪素膜を形成する工程と、（Ｃ）前記第１
多結晶珪素膜にパターンニングを施し、前記半導体層の
活性領域の表面上にベース電極を形成すると共に、前記
フィールド絶縁膜の表面上に下部電極を形成する工程
と、（Ｄ）前記ベース電極の表面上及び下部電極の表面
上を含む半導体層の表面上に第１絶縁膜を形成し、この
第１絶縁膜にパターンニングを施して前記下部電極の表
面を露出させる開口を形成する工程と、（Ｅ）前記開口
から露出される下部電極の表面上を含む半導体層の表面
上に、前記第１絶縁膜に比べて膜厚が薄い第２絶縁膜、
第２多結晶珪素膜の夫々を順次積層し、この第２多結晶
珪素膜、第２絶縁膜の夫々にパターンニングを施して、
前記下部電極の表面上に誘電体膜を形成すると共に、前
記誘電体膜の表面上に第２多結晶珪素膜を残存させる工
程と、（Ｆ）前記第１絶縁膜、ベース電極の夫々に順次
パターンニングを施し、前記半導体層の活性領域の表面
を露出させる開口を形成する工程と、（Ｇ）前記開口内
のベース電極の側壁面を覆うサイドウォールスペーサを
形成すると共に、このサイドウォールスペーサで規定さ
れたエミッタ開口を形成する工程と、（Ｈ）前記エミッ
タ開口内及び前記第２多結晶珪素膜の表面上を含む半導
体層の表面上に第３多結晶珪素膜を形成し、この第３多
結晶珪素膜にパターンニングを施して、エミッタ電極を
形成すると共に、第３多結晶珪素膜及び第２多結晶珪素
膜からなる上部電極を形成する工程とを備える。

【００１７】

【作用】上述した手段（１）によれば、容量素子の単位
面積当りの容量値（シート容量：ｆＦ／μｍ² ）を高め
ることができるので、容量素子の占有面積を縮小でき、
これに相当する分、半導体集積回路装置の集積度を高め
ることができる。

【００１８】上述した手段（２）によれば、容量素子の
誘電体膜の膜厚を薄くすることができるので、容量素子
の単位面積当りの容量値を高めることができる。この結
果、容量素子の占有面積を縮小することができるので、
集積度の高い半導体集積回路装置を製造することができ
る。

【００１９】

【実施例】以下、本発明の構成について、実施例ととも
に説明する。

【００２０】なお、実施例を説明するための全図におい
て、同一機能を有するものは同一符号を付け、その繰り
返しの説明は省略する。

【００２１】（実 施 例 １）図１は本発明の実施例１
である半導体集積回路装置に塔載される電圧制御発振器
の等価回路図であり、図２は前記半導体集積回路装置の
要部断面図である。

【００２２】図１に示すように、半導体集積回路装置は
電圧制御発振器(Ｖoltage Ｃontrolled Ｏscillator)２
８を塔載する。電圧制御発振器２８は、２つのバイポー
ラトランジスタＴｒの夫々のエミッタ間を容量素子Ｃで
結合したエミッタ結合型非安定マルチバイブレータ回路
で構成される。

【００２３】前記バイポーラトランジスタＴｒは、図２
に示すように、フィールド絶縁膜７で周囲を規定された
エピタキシャル層(半導体層)２の活性領域の表面に構成
される。エピタキシャル層２は、単結晶珪素からなるp-
型半導体基板１の表面上にその結晶性に基づいて成長さ
せた単結晶珪素で構成される。

【００２４】前記バイポーラトランジスタＴｒは、エピ
タキシャル層２の表面からその深さ方向に向って、ｎ型
エミッタ領域、ｐ型ベース領域、ｎ型コレクタ領域の夫
々を順次配列したｎｐｎ型で構成される。

【００２５】前記ｎ型コレクタ領域は、真性コレクタ領
域、高濃度コレクタ領域（グラフトコレクタ領域）及び
コレクタコンタクト領域で構成される。真性コレクタ領
域は、エピタキシャル層２の活性領域の表面に形成され
たｎ型ウエル領域５で構成される。高濃度コレクタ領域
は、p-型半導体基板１とエピタキシャル層２との間に形
成された埋込み型のn+型半導体領域３で構成される。コ
レクタコンタクト領域は、ｎ型ウエル領域５の表面に形
成されたn+型半導体領域８で構成される。

【００２６】前記ｐ型ベース領域は、真性ベース領域及
び高濃度ベース領域（グラフトベース領域）で構成され
る。真性ベース領域は、ｎ型ウエル領域５の表面に形成
されたｐ型半導体領域２０で構成される。高濃度ベース
領域は、ｎ型ウエル領域５の表面に形成されたp+型半導
体領域２１で構成される。

【００２７】前記ｎ型エミッタ領域は、ｐ型半導体領域
２０の表面に形成されたn+型半導体領域２５で構成され
る。

【００２８】前記高濃度ベース領域であるp+型半導体領
域２１にはベース電極１５Ａが電気的に接続される。ベ
ース電極１５Ａは、抵抗値を低減する目的及びp+型半導
体領域２１を形成する目的として、ｐ型不純物(例えば
ＢＦ₂ )が高濃度に導入された多結晶珪素膜で構成され
る。つまり、高濃度ベース領域であるp+型半導体領域２
１は、ベース電極１５Ａに導入されたｐ型不純物をエピ
タキシャル層２の活性領域の表面であるｎ型ウエル領域
５の表面に拡散することにより形成される。

【００２９】前記高濃度ベース領域であるp+型半導体領
域２１の平面方向のサイズは、層間絶縁膜１６及びベー
ス電極１５Ａに形成された開口１９、エピタキシャ層２
の非活性領域の表面上に形成されたフィールド絶縁膜７
の夫々で規定される。つまり、高濃度領域であるp+型半
導体領域２１は、フィールド絶縁膜７、ベース電極１５
Ａの夫々に対して自己整合で形成される。

【００３０】前記開口１９内には、ベース電極１５Ａの
側壁面を覆うと共に、エミッタ開口を規定するサイドウ
ォールスペーサ２２が形成される。

【００３１】前記エミッタ領域であるn+型半導体領域２
５には、サイドウォールスペーサ２２で規定されたエミ
ッタ開口を通してエミッタ電極２３Ａが電気的に接続さ
れる。エミッタ電極２３Ａは、抵抗値を低減する目的及
びn+型半導体領域２４を形成する目的として、ｎ型不純
物（例えばＡｓ）が高濃度に導入された多結晶珪素膜で
構成される。つまり、エミッタ領域であるn+型半導体領
域２５は、エミッタ電極２３Ａに導入されたｎ型不純物
をエピタキシャル層２の活性領域の表面であるｐ型半導
体領域２０の表面に拡散することにより形成される。エ
ミッタ電極２３Ａは、層間絶縁膜１６及びサイドウォー
ルスペーサ２２でベース電極１５Ａと電気的に分離され
る。

【００３２】前記エミッタ領域であるn+型半導体領域２
５の平面方向のサイズはエミッタ開口で規定される。つ
まり、エミッタ領域であるn+型半導体領域２５は、ベー
ス電極１５Ａの側壁面を覆うサイドウォールスペーサ２
２に対して自己整合で形成される。

【００３３】前記エミッタ電極２３Ａには層間絶縁膜２
６に形成された接続孔２６Ａを通して配線２７が電気的
に接続される。この配線２７は例えばアルミニウム膜又
はアルミニウム合金膜で構成される。前記ベース電極１
５Ａには層間絶縁膜２６及び層間絶縁膜１６に形成され
た接続孔２６Ｂを通して配線２７が電気的に接続され
る。前記高濃度コレクタ領域であるn+型半導体領域８に
は層間絶縁膜２６、層間絶縁膜１６及び層間絶縁膜１４
に形成された接続孔２６Ｃを通して配線２７が電気的に
接続される。層間絶縁膜１４は、例えばＣＶＤ法で堆積
した酸化珪素膜で構成される。層間絶縁膜１６は、例え
ばＣＶＤ法で堆積した酸化珪素膜で構成される。層間絶
縁膜２６は、例えば熱に対する流動性が高いＢＰＳＧ
(Ｂoron Ｐhospho Ｓillcate Ｇlass)膜で構成される。

【００３４】このように構成されるバイポーラトランジ
スタＴｒは、製造工程におけるマスクの合わせ寸法を廃
止でき、これに相当する分、占有面積を縮小することが
できるので、半導体集積回路装置の高周波数特性の向上
又は高集積化を図ることができる。

【００３５】前記容量素子Ｃは下部電極１５Ｂ、誘電体
膜１７Ａ、上部電極２４の夫々を順次積み重ねた積層構
造で構成される。

【００３６】前記下部電極１５Ｂは、層間絶縁膜１４を
介在してフィールド絶縁膜７の表面上に形成され、抵抗
値を低減する目的としてｎ型不純物(例えばＡｓ)が高濃
度に導入された多結晶珪素膜で構成される。この多結晶
珪素膜は、ベース電極１５Ａである多結晶珪素膜と同一
のポリシリコン層に形成される。

【００３７】前記誘電体膜１７Ａは、層間絶縁膜１６に
形成された開口１６Ａを通して下部電極１５Ｂの表面上
に形成される。この誘電体膜１７Ａは例えば酸化珪素膜
で構成され、その膜厚は層間絶縁膜１６の膜厚に比べて
薄く形成される。

【００３８】前記上部電極２４は、誘電体膜１７Ａの表
面上に形成された多結晶珪素膜１８Ａと、この多結晶珪
素膜１８Ａの表面上に形成された多結晶珪素膜２３Ｂと
で構成される。多結晶珪素膜１８Ａ、多結晶珪素膜２３
Ｂの夫々には、抵抗値を低減する目的としてｎ型不純物
(例えばＡｓ)が高濃度に導入される。多結晶珪素膜１８
Ａは下部電極１５Ｂである多結晶珪素膜よりも上層のポ
リシリコン層に形成される。多結晶珪素膜２３Ｂは、エ
ミッタ電極２３Ａである多結晶珪素膜と同一のポリシリ
コン層に形成され、多結晶珪素膜１８Ａよりも上層に形
成される。

【００３９】前記誘電体膜１７Ａ、多結晶珪素膜１８Ａ
の夫々の側壁面は、サイドウォールスペーサ２２、多結
晶珪素膜２３Ｂの夫々で覆われている。サイドウォール
スペーサ２２は、ベース電極１５Ａの側壁面を覆うサイ
ドウォールスペーサ２２と同一工程で形成される。

【００４０】前記上部電極２４には層間絶縁膜２６に形
成された接続孔２６Ｄを通して配線２７が電気的に接続
される。前記下部電極１５Ｂには層間絶縁膜２６及び層
間絶縁膜１６に形成された接続孔２６Ｅを通して配線２
７が電気的に接続される。

【００４１】前記エピタキシャル層２の非活性領域とp-
型半導体基板１との間にはp+型半導体領域４が形成され
る。また、エピタキシャル層２の非活性領域の表面には
ｐ型ウエル領域６が形成される。

【００４２】このように構成される容量素子Ｃは、誘電
体膜１７Ａの膜厚が層間絶縁膜１６の膜厚に比べて薄く
形成されているので、誘電体膜１７Ａを層間絶縁膜１６
で形成した容量素子に比べて単位面積当りの容量値(シ
ート容量：ｆＦ／μｍ² )を高めることができ、占有面
積を縮小することができる。

【００４３】なお、容量素子Ｃの誘電体膜１７Ａは、酸
化珪素膜に比べて誘電率の高い窒化珪素膜で形成しても
よい。この場合、容量素子Ｃの占有面積を更に縮小する
ことができる。

【００４４】また、容量素子Ｃの誘電体膜１７Ａは、酸
化珪素膜、窒化珪素膜の夫々を積み重ねた積層膜で形成
してもよい。この場合、窒化珪素膜のピンホールに起因
するリーク電流を防止することができるので、容量素子
Ｃの電気的信頼性を高めることができる。

【００４５】次に、前記バイポーラトランジスタＴｒ及
び容量素子Ｃを有する半導体集積回路装置の製造方法に
ついて、図３乃至図１１(要部断面図)を用いて説明す
る。

【００４６】まず、p-型半導体基板１を用意する。

【００４７】次に、前記p-型半導体基板１の活性領域の
表面にｎ型不純物を選択的に導入してn+型半導体領域３
を形成すると共に、p-型半導体基板１の非活性領域の表
面にｐ型不純物を選択的に導入してp+型半導体領域４を
形成する。

【００４８】次に、前記p-型半導体基板１の表面上にエ
ピタキシャル成長法でエピタキシャル層（半導体層）２
を成長させる。このエピタキシャル層２の成長により、
n+型半導体領域３のｎ型不純物がエピタキシャル層２に
湧き上がり、p-型半導体基板１とエピタキシャル層２と
の間に埋込み型のn+型半導体領域３が形成されると共
に、p+型半導体領域４のｐ型不純物がエピタキシャル層
２に湧き上がり、p-型半導体基板１とエピタキシャル層
２との間に埋込み型のp+型半導体領域４が形成される。

【００４９】次に、前記エピタキシャル層２の活性領域
の表面にｎ型不純物を選択的に導入してｎ型ウエル領域
５を形成すると共に、エピタキシャル層２の非活性領域
の表面にｐ型不純物を選択的に導入してｐ型ウエル領域
６を形成する。

【００５０】次に、周知の選択酸化法を使用し、前記エ
ピタキシャル層２の非活性領域の表面上にフィールド絶
縁膜７を形成する。このフィールド絶縁膜７はエピタキ
シャル層７の活性領域の表面の周囲を規定する。

【００５１】次に、前記エピタキシャル層２の活性領域
の表面であるｎ型ウエル領域５の表面にｎ型不純物を選
択的に導入してコレクタコンタクト領域であるn+型半導
体領域８を形成する。

【００５２】次に、前記フィールド絶縁膜７の表面上を
含むエピタキシャル層２の表面上に層間絶縁膜１４を形
成する。この層間絶縁膜１４は例えばＣＶＤ法で堆積し
た酸化珪素膜で形成される。

【００５３】次に、前記層間絶縁膜１４にパターンニン
グを施して開口１４Ａを形成する。この時、フィールド
絶縁膜７で周囲を規定されたｎ型ウエル領域５の表面の
一部が露出される。

【００５４】次に、図３に示すように、前記フィールド
絶縁膜７の表面上である層間絶縁膜１４の表面上を含む
エピタキシャル層２の活性領域の表面上であるｎ型ウエ
ル領域５の表面上に不純物が導入されていない多結晶珪
素膜１５を形成する。この多結晶珪素膜１５は例えばＣ
ＶＤ法で堆積される。

【００５５】次に、前記ｎ型ウエル領域５上の多結晶珪
素膜１５にｐ型不純物（例えばＢＦ₂ ）を選択的に導入
すると共に、前記層間絶縁膜１４上の多結晶珪素膜１５
にｎ型不純物(Ａｓ)を選択的に導入する。

【００５６】次に、前記多結晶珪素膜１５にパターンニ
ングを施し、図４に示すように、エピタキシャル層２の
活性領域の表面上であるｎ型ウエル領域５の表面上にベ
ース電極１５Ａを形成すると共に、フィールド絶縁膜７
の表面上である層間絶縁膜１４の表面上に下部電極１５
Ｂを形成する。

【００５７】次に、前記ベース電極１５Ａの表面上及び
下部電極１５Ｂの表面上を含むエピタキシャル層２の表
面上に層間絶縁膜１６を形成する。この層間絶縁膜１６
は例えばＣＶＤ法で堆積した酸化珪素膜で形成される。

【００５８】次に、前記層間絶縁膜１６にパターンニン
グを施し、図５に示すように、前記下部電極１５Ｂの表
面の一部を露出させる開口１６Ａを形成する。この開口
１６Ａは容量素子Ｃの容量を規定する。

【００５９】次に、図６に示すように、前記開口１６Ａ
から露出される下部電極１５Ａの表面上を含むエピタキ
シャル層２の表面上に層間絶縁膜１６に比べて膜厚が薄
い絶縁膜１７、不純物が導入されていない多結晶珪素膜
１８の夫々を順次積層する。絶縁膜１７は例えばＣＶＤ
法で堆積した酸化珪素膜で構成される。この場合、絶縁
膜１７は例えば３０［ｎｍ］程度の膜厚で形成される。
なお、絶縁膜１７は窒化珪素膜で形成してもよい。この
場合、絶縁膜１７は例えば６０［ｎｍ］程度の膜厚で形
成される。また、絶縁膜１７は酸化珪素膜、窒化珪素膜
の夫々を積み重ねた積層膜で形成してもよい。この場
合、絶縁膜１７は例えば４０［ｎｍ］程度の膜厚で形成
される。

【００６０】次に、前記多結晶珪素膜１８に抵抗値を低
減する目的としてｎ型不純物（例えばＡｓ）をイオン打
込み法で導入する。

【００６１】次に、前記多結晶珪素膜１８、絶縁膜１７
の夫々に順次パターンニングを施し、図７に示すよう
に、下部電極１５Ｂの表面上に誘電体膜１７Ａを形成す
ると共に、この誘電体膜１７Ａの表面上に多結晶珪素膜
１８Ａを残存させる。この工程により、層間絶縁膜１６
に比べて膜厚が薄い誘電体膜１７Ａが形成される。

【００６２】次に、前記層間絶縁膜１６、ベース電極１
５Ａの夫々にパターンニングを施し、図８に示すよう
に、エピタキシャル層２の活性領域の表面であるｎ型ウ
エル領域５の表面の一部を露出させる開口１９を形成す
る。なお、この工程において、多結晶珪素膜１８の表面
は例えばフォトレジスト膜で覆われている。

【００６３】次に、前記層間絶縁膜１６及びベース電極
１５Ａを不純物導入用マスクとして使用し、開口１９か
ら露出されるｎ型ウエル領域５の表面にｐ型不純物（例
えばＢＦ₂ ）を導入して、ｎ型ウエル領域５の表面に真
性ベース領域であるｐ型半導体領域２０を形成する。こ
の真性ベース領域であるｐ型半導体領域２０は層間絶縁
膜１６及びベース電極１５Ａに対して自己整合で形成さ
れる。

【００６４】次に、前記ベース電極１５Ａに導入された
ｐ型不純物をｎ型ウエル領域５の表面に熱拡散法で拡散
し、ｎ型ウエル領域５の表面に高濃度ベース領域である
p+型半導体領域２１を形成する。この高濃度ベース領域
であるp+型半導体領域２１はフィールド絶縁膜７及びベ
ース電極１５Ａに対して自己整合で形成される。

【００６５】次に、前記開口１９から露出されるｎ型ウ
エル領域５の表面上及び下部電極１５Ｂの表面上を含む
エピタキシャル層２の表面上に絶縁膜を形成する。この
絶縁膜は例えばＣＶＤ法で堆積した酸化珪素膜で形成さ
れる。

【００６６】次に、前記絶縁膜にＲＩＥ(Ｒeactiv Ｉon
Ｅtching)等の異方性エッチングを施し、図９に示すよ
うに、開口１９内のベース電極１５Ｂの側壁面を覆うサ
イドウォールスペーサ２２を形成すると共に、このサイ
ドウォールスペーサ２２で規定されたエミッタ開口を形
成する。この時、誘電体膜１７Ａ、多結晶珪素膜１８Ａ
の夫々の側壁面を覆うサイドウォールスペーサ２２も形
成される。この工程において、誘電体膜１７Ａの表面上
に多結晶珪素膜１８が残存しているので、誘電体膜１７
Ａはエッチングされない。

【００６７】次に、図１０に示すように、前記エミッタ
開口内及び多結晶珪素膜１８Ａの表面上を含むエピタキ
シャル層２の表面上に多結晶珪素膜２３を形成する。こ
の多結晶珪素膜２３は例えばＣＶＤ法で堆積される。

【００６８】次に、前記多結晶珪素膜２３に抵抗値を低
減する目的としてｎ型純物（例えばＡｓ）をイオン打込
み法で導入する。

【００６９】次に、前記多結晶珪素膜２３にパターンニ
ングを施し、エミッタ電極２３Ａを形成すると共に、多
結晶珪素膜２３Ｂ及び多結晶珪素膜１８Ａからなる上部
電極２４を形成する。この工程により、下部電極１５
Ａ、誘電体膜１７Ａ、上部電極２４の夫々を順次積み重
ねた積層構造の容量素子Ｃが完成する。なお、多結晶珪
素膜２３Ｂの平面方向のサイズは、多結晶珪素膜１８Ａ
の平面方向のサイズに比べて大きく構成される。つま
り、多結晶珪素膜１８Ａ、誘電体膜１７Ａの夫々の側面
は多結晶珪素膜２３Ｂで覆われる。

【００７０】次に、前記エミッタ電極２３に導入された
ｎ型不純物をｐ型半導体領域２０の表面に熱拡散法で拡
散し、図１１に示すように、ｐ型半導体領域２０の表面
にエミッタ領域であるn+型半導体領域２５を形成する。
エミッタ領域であるn+型半導体領域２５はサイドウォー
ルスペーサ２２に対して自己整合で形成される。この工
程により、ｎｐｎ型のバイポーラトランジスタＴｒが完
成する。

【００７１】次に、前記エピタキシャル層２の表面上の
全面に層間絶縁膜２６を形成する。この層間絶縁膜２６
は例えば熱に対する流動性が高いＢＰＳＧ膜で形成され
る。

【００７２】次に、接続孔２６Ａ、接続孔２６Ｂ、接続
孔２６Ｃ、接続孔２６Ｄ、接続孔２６Ｅの夫々を形成
し、エミッタ電極２３Ａ、ベース電極１５Ａ、n+型半導
体領域８、上部電極２４、下部電極１５Ｂの夫々に接続
される配線２７を形成することにより、図２に示す半導
体集積回路装置がほぼ完成する。

【００７３】このように、本実施例によれば、以下の作
用効果が得られる。

【００７４】（１）ｐ型ベース領域にベース電極１５Ａ
が接続され、ｎ型エミッタ領域にエミッタ電極２３Ａが
接続されるバイポーラトランジスタＴｒと、下部電極１
５Ｂ、誘電体膜１７Ａ、上部電極２４の夫々で構成され
る容量素子Ｃとを有する半導体集積回路装置において、
前記容量素子Ｃの誘電体膜１７Ａを、前記下部電極１５
Ｂと上部電極２４との間の層に形成された層間絶縁膜１
６に比べて薄い膜厚で形成する。この構成により、容量
素子Ｃの単位面積当りの容量値（シート容量：ｆＦ／μ
ｍ）を高めることができるので、容量素子Ｃの占有面積
を縮小でき、これに相当する分、半導体集積回路装置の
高集積度化を図ることができる。

【００７５】また、誘電体膜１７Ａの側壁面を上部電極
２４の多結晶珪素膜２３Ｂで覆う構造にすることにり、
多結晶珪素膜２３のパターンニング工程において、誘電
体膜１７Ａの側面がサイドエッチングされないので、容
量素子Ｃの電気的信頼性を高めることができる。

【００７６】また、下部電極１５Ｂを不純物が高濃度に
導入された多結晶珪素膜１５で構成し、誘電体膜１７Ａ
を層間絶縁膜１６に比べて膜厚が薄い絶縁膜１７で構成
し、上部電極２４を不純物が高濃度に導入された多結晶
珪素膜１８Ａ及び多結晶珪素膜２３Ｂで構成することに
より、空乏層の伸びを抑えることができるので、バイア
ス依存性が無い容量素子Ｃを形成することができる。

【００７７】また、下部電極１５Ｂを膜厚が厚いフィー
ルド絶縁膜７の表面上に構成したので、下部電極１５を
上部電極とし、フィールド絶縁膜７を誘電体膜とし、ｐ
型ウエル領域６を下部電極とする寄生容量を小さくする
ことができる。

【００７８】（２）ｐ型ベース領域にベース電極１５Ａ
が接続され、ｎ型エミッタ領域にエミッタ電極２３Ａが
接続されるバイポーラトランジスタＴｒと、下部電極１
５Ｂ、誘電体膜１７Ａ、上部電極２４の夫々で構成され
る容量素子Ｃとを有する半導体集積回路装置の製造方法
において、（Ａ）エピタキシ層(半導体層)２の非活性領
域の表面上にフィールド絶縁膜７を形成する工程と、
（Ｂ）前記フィールド絶縁膜７の表面上を含むエピタキ
シャル層２の活性領域の表面上に多結晶珪素膜１５を形
成する工程と、（Ｃ）前記多結晶珪素膜１５にパターン
ニングを施し、前記エピタキシャル層２の活性領域の表
面上にベース電極１５Ａを形成すると共に、前記フィー
ルド絶縁膜７の表面上に下部電極１５Ｂを形成する工程
と、（Ｄ）前記ベース電極１５Ａの表面上及び下部電極
１５Ｂの表面上を含むエピタキシャル層２の表面上に層
間絶縁膜１６を形成し、この層間絶縁膜１６にパターン
ニングを施して前記下部電極１５Ｂの表面を露出させる
開口１６Ａを形成する工程と、（Ｅ）前記開口１６Ａか
ら露出される下部電極１５Ｂの表面上を含むエピタキシ
ャ層２の表面上に、前記層間絶縁膜１６に比べて膜厚が
薄い絶縁膜１７、多結晶珪素膜１８の夫々を順次積層
し、この多結晶珪素膜１８、絶縁膜１７の夫々にパター
ンニングを施して、前記下部電極１５Ｂの表面上に誘電
体膜１７Ａを形成すると共に、前記誘電体膜１７Ａの表
面上に多結晶珪素膜１８Ａを残存させる工程と、（Ｆ）
前記層間絶縁膜１６、ベース電極１５Ｂの夫々に順次パ
ターンニングを施し、前記エピタキシャル層２の活性領
域の表面を露出させる開口１９を形成する工程と、
（Ｇ）前記開口１９内のベース電極１５Ａの側壁面を覆
うサイドウォールスペーサ２２を形成すると共に、この
サイドウォールスペーサ２２で規定されたエミッタ開口
を形成する工程と、（Ｈ）前記エミッタ開口内及び前記
多結晶珪素膜１８Ａの表面上を含むエピタキシャル層２
の表面上に多結晶珪素膜２３を形成し、この多結晶珪素
膜２３にパターンニングを施して、エミッタ電極２３Ａ
を形成すると共に、多結晶珪素膜２３Ｂ及び多結晶珪素
膜１８Ａからなる上部電極２４を形成する工程とを備え
る。この構成により、容量素子Ｃの誘電体膜１７Ａの膜
厚を薄くすることができるので、容量素子Ｃの単位面積
当りの容量値を高めることができる。この結果、容量素
子Ｃの占有面積を縮小することができるので、高集積化
が図れる半導体集積回路装置を製造することができる。

【００７９】また、誘電体膜１７Ａの表面上に多結晶珪
素膜１８Ａを残存させておくことにり、サイドウォール
スペーサ２２を形成する際、誘電体膜１７Ａがエッチン
グされないので、誘電体膜１７Ａを保護することがで
き、容量素子Ｃの信頼性を高めることができる。

【００８０】（実 施 例 ２）図１２は、本発明の実施
例２である半導体集積回路装置の要部断面図である。

【００８１】図１２に示すように、半導体集積回路装置
は、バイポーラトランジスタＴｒ、容量素子Ｃ及びｎチ
ャネルＭＩＳＦＥＴ（Ｍetal Ｏxide Ｓemiconductor
Ｆield Ｅffect Ｔransistor)Ｑｎを塔載する。バイポ
ーラトランジスタＴｒ、容量素子Ｃの夫々はアナログ回
路の素子として使用される。ｎチャネルＭＩＳＦＥＴＱ
ｎはデジタル回路の素子として使用される。

【００８２】前記バイポーラトランジスタＴｒは、前述
の実施例１と同様に構成され、半導体集積回路装置の高
周波数特性の向上又は高集積化を図ることができる。

【００８３】前記容量素子Ｃは、前述の実施例１と同様
に構成され、半導体集積回路装置の高集積化を図ること
ができる。

【００８４】前記ｎチャネルＭＩＳＦＥＴＱｎは、主
に、ｐ型ウエル領域（チャネル形成領域）６、ゲート絶
縁膜９、ゲート電極１０、ソース領域及びドレイン領域
である一対のｎ型半導体領域１１及び一対のn+型半導体
領域１３で構成される。

【００８５】前記ｐ型ウエル領域６はエピタキシャル層
２の活性領域の表面に形成される。このエピタキシャル
層２の活性領域とp-型半導体基板１との間には埋込み型
のp+型半導体領域４が形成される。前記ゲート絶縁膜９
はｐ型ウエル領域６の表面上に形成され、例えば酸化珪
素膜で構成される。前記ゲート電極１０はゲート絶縁膜
９の表面上に形成され、例えば抵抗値を低減する目的と
してｎ型不純物（例えばＰ）が導入された多結晶珪素膜
で構成される。ゲート電極１０としては、多結晶珪素
膜、高融点金膜(例えばＷＳix膜)の夫々を積み重ねた積
層膜で構成してもよい。

【００８６】前記一対のｎ型半導体領域１１の夫々は、
ｐ型ウエル領域６の表面に形成される。この一対のｎ型
半導体領域１１は、ゲート電極１０に対して自己整合で
形成される。前記一対のn+型半導体領域１３の夫々は、
ｐ型ウエル領域６の表面に形成される。この一対のn+型
半導体領域１３の夫々は、ゲート電極１０の側壁面上に
形成されたサイドウォールスペーサ１２に対して自己整
合で形成される。つまり、ｎチャネルＭＩＳＦＥＴＱｎ
は、ドレイン領域のチャネル形成領域側の一部の領域が
その他の領域の不純物濃度に比べて低い不純物濃度に設
定されたＬＤＤ(Ｌightly Ｄoped Ｄrain)構造で構成さ
れる。

【００８７】前記一対のn+型半導体領域１３の夫々には
パッド電極１５Ｃが電気的に接続される。パット電極１
５Ｃは抵抗値を低減する目的としてｎ型不純物(例えば
Ａｓ)が導入された多結晶珪素膜で構成される。この多
結晶珪素膜は、ベース電極１５Ａである多結晶珪素膜と
同一のポリシリコン層に形成される。

【００８８】次に、前記バイポーラトランジスタＴｒ、
容量素子Ｃ及びｎチャネルＭＩＳＦＥＴＱｎを有する半
導体集積回路装置の製造方法について簡単に説明する。

【００８９】まず、p-型半導体基板１を用意する。

【００９０】次に、前述の実施例１と同様に、エピタキ
シャル層２、埋込み型のn+型半導体領域３、埋込み型の
p+型半導体領域４、ｎ型ウエル領域５、ｐ型ウエル領域
６、フィールド絶縁膜７、n+型半導体領域８の夫々を形
成する。

【００９１】次に、前記エピタキシャル層２の活性領域
の表面上であるｐ型ウエル領域の表面上にゲート絶縁膜
９を形成する。

【００９２】次に、ゲート電極１０、一対のｎ型半導体
領域１１、サイドウォールスペーサ１２、一対のn+型半
導体領域１３の夫々を形成する。

【００９３】次に、前記フィールド絶縁膜７の表面上を
含むエピタキシャル層２の表面上に層間絶縁膜１４を形
成する。

【００９４】次に、前記層間絶縁膜１４にパターンニン
グを施し、開口１４Ａを形成すると共に、開口１４Ｂを
形成する。この時、フィールド絶縁膜７で周囲を規定さ
れたｎ型ウエル領域５の表面の一部が露出される。

【００９５】次に、前記フィールド絶縁膜７の表面上で
ある層間絶縁膜１４の表面上を含むエピタキシャル層２
の活性領域の表面上であるｎ型ウエル領域５の表面上に
不純物が導入されていない多結晶珪素膜１５を形成す
る。

【００９６】次に、前記ｎ型ウエル領域５上の多結晶珪
素膜１５にｐ型不純物（例えばＢＦ₂ ）を選択的に導入
すると共に、前記層間絶縁膜１４上の多結晶珪素膜１５
にｎ型不純物(Ａｓ)を選択的に導入する。

【００９７】次に、前記多結晶珪素膜１５にパターンニ
ングを施し、エピタキシャル層２の活性領域の表面上で
あるｎ型ウエル領域５の表面上にベース電極１５Ａ、フ
ィールド絶縁膜７の表面上である層間絶縁膜１４の表面
上に下部電極１５Ｂ、一対のn+型半導体領域１３の夫々
に接続されるパッド電極１５Ｃを形成する。

【００９８】次に、前述の実施例１と同様に、層間絶縁
膜１６、開口１６Ａ、誘電体膜１７Ａ、多結晶珪素膜１
８Ａ、開口１９、ｐ型半導体領域２０、n+型半導体領域
２１、サイドウォールスペーサ２２、エミッタ電極２３
Ａ、多結晶珪素膜２３Ｂ、n+型半導体領域２４の夫々を
形成することにより、バイポーラトランジスタＴｒ、容
量素子Ｃ及びｎチャネルＭＩＳＦＥＴＱｎを有する半導
体集積回路装置がほぼ完成する。

【００９９】このように構成される、バイポーラトラン
ジスタＴｒ、容量素子Ｃ及びｎチャネルＭＩＳＦＥＴＱ
ｎを有する半導体集積回路装置は、前述の実施例１と同
様の作用効果が得られる。

【０１００】以上、本発明者によってなされた発明を、
前記実施例に基づき具体的に説明したが、本発明は、前
記実施例に限定されるものではなく、その要旨を逸脱し
ない範囲において種々変更可能であることは勿論であ
る。

【０１０１】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。

【０１０２】バイポーラトランジスタと容量素子とを有
する半導体集積回路装置の高集積化を図ることができ
る。

【０１０３】また、バイポーラトランジスタと容量素子
とを有する半導体集積回路装置において、高集積化が図
れる半導体集積回路装置を製造することができる。

【図面の簡単な説明】

【図１】本発明の実施例１である半導体集積回路装置に
塔載される電圧制御発振器の等価回路図。

【図２】前記半導体集積回路装置の要部断面図。

【図３】前記半導体集積回路装置の製造方法を説明する
ための要部断面図。

【図４】前記半導体集積回路装置の製造方法を説明する
ための要部断面図。

【図５】前記半導体集積回路装置の製造方法を説明する
ための要部断面図。

【図６】前記半導体集積回路装置の製造方法を説明する
ための要部断面図。

【図７】前記半導体集積回路装置の製造方法を説明する
ための要部断面図。

【図８】前記半導体集積回路装置の製造方法を説明する
ための要部断面図。

【図９】前記半導体集積回路装置の製造方法を説明する
ための要部断面図。

【図１０】前記半導体集積回路装置の製造方法を説明す
るための要部断面図。

【図１１】前記半導体集積回路装置の製造方法を説明す
るための要部断面図。

【図１２】本発明の実施例２である半導体集積回路装置
の要部断面図。

【符号の説明】

１…p-型半導体基板、２…n-型エピタキシャル層、３…
埋込み型のn+型半導体領域、４…埋込み型のp+型半導体
領域、５…ｎ型ウエル領域、６…ｐ型ウエル領域、７…
フィールド絶縁膜、８…n+型半導体領域、９…ゲート絶
縁膜、１０…ゲート電極、１１…ｎ型半導体領域、１２
…サイドウォールスペーサ、１３…n+型半導体領域、１
４…層間絶縁膜、１５Ａ…ベース電極、１５Ｂ…下部電
極、１５Ｃ…パッド電極、１６…層間絶縁膜、１６Ａ…
開口、１７Ａ…誘電体膜、１８Ａ…多結晶珪素膜、１９
…開口、２０…ｐ型半導体領域、２１…p+型半導体領
域、２２…サイドウォールスペーサ、２３Ａ…エミッタ
電極、２３Ｂ…多結晶珪素膜、２４…上部電極、２５…
n+型半導体領域、２８…電圧制御発振器、Ｔｒ…バイポ
ーラトランジスタ、Ｃ…容量素子、Ｑｎ…ｎチャネルＭ
ＯＳＦＥＴ。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/8234 Ｈ０１Ｌ 27/06 １０２ Ｆ

Claims (5)

【特許請求の範囲】
1. 【請求項１】 ベース領域にベース電極が接続され、エ
   ミッタ領域にエミッタ電極が接続されるバイポーラトラ
   ンジスタと、下部電極、誘電体膜、上部電極の夫々で構
   成される容量素子とを有する半導体集積回路装置におい
   て、前記容量素子の誘電体膜が、前記下部電極と上部電
   極との間の層に形成された層間絶縁膜に比べて薄い膜厚
   で形成されることを特徴とする半導体集積回路装置。
2. 【請求項２】 前記容量素子の誘電体膜は、酸化珪素膜
   又は窒化珪素膜或はそれらの積層膜で形成されることを
   特徴とする請求項１に記載の半導体集積回路装置。
3. 【請求項３】 前記容量素子の下部電極は、前記ベース
   電極と同一層の多結晶珪素膜で形成されることを特徴と
   する請求項１に記載の半導体集積回路装置。
4. 【請求項４】 前記容量素子の上部電極は、前記エミッ
   タ電極と同一層の多結晶珪素膜と、この多結晶珪素膜よ
   りも下層の多結晶珪素膜とで構成されることを特徴とす
   る請求項１に記載の半導体集積回路装置。
5. 【請求項５】 ベース領域にベース電極が接続され、エ
   ミッタ領域にエミッタ電極が接続されるバイポーラトラ
   ンジスタと、下部電極、誘電体膜、上部電極の夫々で構
   成される容量素子とを有する半導体集積回路装置の製造
   方法において、下記の工程（Ａ）乃至（Ｈ）を備えたこ
   とを特徴とする半導体集積回路装置の製造方法。 （Ａ）半導体層の非活性領域の表面上にフィールド絶縁
   膜を形成する工程、（Ｂ）前記フィールド絶縁膜上を含
   む半導体層の活性領域の表面上に第１多結晶珪素膜を形
   成する工程、（Ｃ）前記第１多結晶珪素膜にパターンニ
   ングを施し、前記半導体層の活性領域の表面上にベース
   電極を形成すると共に、前記フィールド絶縁膜の表面上
   に下部電極を形成する工程、（Ｄ）前記ベース電極の表
   面上及び下部電極の表面上を含む半導体層の表面上に第
   １絶縁膜を形成し、この第１絶縁膜にパターンニングを
   施して前記下部電極の表面を露出させる開口を形成する
   工程、（Ｅ）前記開口から露出される下部電極の表面上
   を含む半導体層の表面上に、前記第１絶縁膜に比べて膜
   厚が薄い第２絶縁膜、第２多結晶珪素膜の夫々を順次積
   層し、この第２多結晶珪素膜、第２絶縁膜の夫々にパタ
   ーンニングを施して、前記下部電極の表面上に誘電体膜
   を形成すると共に、前記誘電体膜の表面上に第２多結晶
   珪素膜を残存させる工程、（Ｆ）前記第１絶縁膜、ベー
   ス電極の夫々に順次パターンニングを施し、前記半導体
   層の活性領域の表面を露出させる開口を形成する工程、
   （Ｇ）前記開口内のベース電極の側壁面を覆うサイドウ
   ォールスペーサを形成すると共に、このサイドウォール
   スペーサで規定されたエミッタ開口を形成する工程、
   （Ｈ）前記エミッタ開口内及び前記第２多結晶珪素膜の
   表面上を含む半導体層の表面上に第３多結晶珪素膜を形
   成し、この第３多結晶珪素膜にパターンニングを施し
   て、エミッタ電極を形成すると共に、第３多結晶珪素膜
   及び第２多結晶珪素膜からなる上部電極を形成する工
   程。