JPH065710A - 半導体メモリ装置及び欠陥メモリセル救済回路 - Google Patents

Abstract

(57)【要約】 【目的】 フューズデコーダ内のフューズの固有抵抗に
よる冗長メモリアドレス一致信号発生回路の誤動作を防
止すること、及び高速なアドレス一致信号発生を発生す
る冗長機構を有する半導体メモリ装置を提供する。 【構成】 複数の論理ゲート手段が、このゲート出力に
プログラム可能なフューズを設ける。各フューズの出力
信号をワーヤード接続することでアドレス一致信号を発
生させる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は集積回路に関し、より詳
細には半導体基板内に形成された集積回路デバイス、例
えばダイナミックランダムアクセスメモリ等のメモリデ
バイスに関する。

【０００２】

【従来の技術】ダイナミックランダムアクセスメモリ
（ＤＲＡＭ）型の大規模集積回路半導体装置の発展はよ
く知られている。例えば、ラオの米国特許第４、０５
５、４４４号に示されている１６ＫＤＲＡＭからマケル
ロイの米国特許第４、６５８、３７７号に示されている
１ＭＤＲＡＭへ、更に４Ｍ及び１６ＭＤＲＡＭへと長年
にわたって発展してきている。単一メモリチップ上に６
千４百万個以上のメモリセル及びその周辺回路が集積さ
れている６４ＭＤＲＡＭは現在試作段階にあり次世代Ｄ
ＲＡＭとして量産が予定されている。現在６４ＭＤＲＡ
Ｍ型の超大規模集積回路（ＵＬＳＩ）半導体メモリデバ
イスの設計において、設計者は様々な問題に直面してい
る。例えば、一つの関心事はメモリセルの欠陥を無くす
ことである。クオの米国特許第４、２４０、０９２号に
開示されているプレーナコンデンサセル及びバグリ等の
米国特許第４、７２１、９８７号に開示されているトレ
ンチコンデンサセルのように、超大規模ＤＲＡＭの開発
はメモリセルジオメトリの低減により促進されてきた
が、６４ＭＤＲＡＭ以上の高集積を達成するには極端に
小さなジオメトリを具体的にはサブマイクロン（百万分
の１メートル以下）技術を使用して製造する為に、将来
的な縮小寸法は従来製造工程において問題とならなかっ
た粒子が回路の欠陥や不良デバイスが増大する原因とな
るに至った。

【０００３】図１について説明すると、公知のリソグラ
フィー技術を用いて、半導体シリコンチップ上に電子回
路を形成することができる。チップ１０の表面には、テ
キサス・インスツルメンツ・インコーポレーテッド社に
１９９１年５月２１日に付与された米国特許第５，０１
７，５０６号に記載される様なＣＭＯＳサブマイクロン
技術によって製造されたＤＲＡＭ（ダイナミックランダ
ムアクセスメモリ）アレイ１２がある。このＤＲＡＭ回
路は、例えば１６メガビットのダイナミックランダムア
クセスメモリを含むものである。メモリアレイ１２が、
シリコンで形成された半導体チップ１０の有効面にある
何れも４メガビットの４つのメモリ象限１２ａから１２
ｄに仕切られている。各々のメモリ象限１２ａから１２
ｄが、各々２５６Ｋビットの１６個のメモリブロック１
６を有する。各々のメモリブロック１６が１，０２４本
のビット線１７（又は列）、１，０２４個のセンスアン
プ及び２５６本のワード線１９（又は行）を有してい
る。列（ＣＯＬＵＭＮ）デコーダ（列復号器）１８は、
チップの横方向に延びる軸線２３に沿って各々のメモリ
アレイ象限に隣接して設けられている。行（ＲＯＷ）デ
コーダ（行復号器）２０が、各々メモリアレイ象限に隣
接してチップの縦方向に延びる軸線２５に沿って設けら
れる。入力及び出力バッファ及びタイミング及び制御回
路の様な装置を含む周辺回路２２が、基板の周辺に形成
されると共にチップの横方向に延びる軸線に沿って中央
に配置され、これに対してボンドパッド２４がチップの
縦方向に延びる軸線２５に沿って中央に配置されてい
る。

【０００４】図２は、メモリアレイ１２の一部分の平面
図である。メモリアレイ１２のメモリセルはサブマイク
ロン技術によって得られた改良されたトレンチ形キャパ
シタ形式である。メモリセルは約４．８平方マイクロメ
ートル（μｍ2）であり、２ワード線間隔で設けられて
いる。ビット線１７は雑音に対する許容性を改善する為
に三層ポリサイドで形成されている。ワード線１９はポ
リシリコンであり、６４ビット毎に結ばれている。欠陥
メモリアレイを修理するために、冗長回路が従来から導
入されている。メモリアレイ内に行列配置されたメモリ
セルの行及び列内に欠陥メモリアレイが存在する場合に
有効な冗長回路は、不具合のメモリアレイを行又は列単
位で置換される予備のメモリセルからなっている。

【０００５】図３は、メモリアレイ１２の一部分の斜視
図であり、図４は、その断面図である。相互接続金属層
４１が帯状に配置されている。酸化物層４７が上部金属
層４２を下部金属層４９から隔てゝいる。金属層４９
は、ビット線に対する接続部材となる多重レベル相互接
続金属４９である。酸化物層５１が相互接続金属４９の
下にあって、珪化ビット線１７と金属層４９の間を隔離
している。層間絶縁酸化物層５３がビット線１７の下に
あると共に、ワード線１９ａの上にある。ワード線１９
ａが通過トランジスタ４３のゲートを形成する。ワード
線１９４，１９６が上側トレンチキャパシタ４４，４５
の上を通り、図面に示してない他のトレンチキャパシタ
に接続される。これらは酸化物層５５によってポリシリ
コンの電界板４８から隔てられている。Ｎ＋形拡散部５
９が、ビット線接点１５の下で、ワード線１９ａとトレ
ンチキャパシタ４４との間でＰ−タンク６０内に設けら
れている。電界板４８の下で、トレンチキャパシタ４
４，４５を隔てるトレンチの間の空間領域に、窒化物層
６１がある。窒化物層６１とＰ−タンク６０の間に酸化
物層６２がある。トレンチキャパシタ４４，４５がＰ−
タンク６０を通り抜けてシリコンウェーハ１０のＰ形基
板に位置する。トレンチキャパシタの壁の外側にある打
込みヒ素層５０が、キャパシタのＮ＋形記憶節点を形成
する。トレンチキャパシタの壁には、ヒ素のトレンチ壁
打込み部及びポリシリコンの電界板４８の間の誘電体層
として作用する酸化物及び窒化物の層５２が入ってい
る。通過トランジスタ４３及びトレンチキャパシタ４４
がメモリセル４６を構成している。このメモリセル４６
に関連するビット線、ワード線及び通過トランジスタの
ゲート酸化膜においても大きなゴミや結晶欠陥によるメ
モリセルの欠陥が生じていたが、更に６４ＭＤＲＡＭ等
で微細化が進むと従来問題とならなかった小さなゴミ若
しくは結晶欠陥によっても不具合なメモリセル又は隣接
するワード線間の短絡若しくは第１レベルと第２レベル
の相互接続線のリーク等の障害を含むこととなる。

【０００６】図５は、チップ１０を樹脂封止した状態の
三次元図であり、構造の理解のため樹脂封止剤２６は透
明なものとして示す。また、この構造の組立方法を図６
に示す。チップ１０はリードフレーム３０の下にあるポ
リイミドテープ３２の２つのストリップが、チップ１０
をリードフレーム３０に取付ける。樹脂封止されたパッ
ケージの寸法は約４００×７２５ミルである。更に、チ
ップが実装された状態の断面図を図７に示す。

【０００７】図８は、ボンドパッドの名称を示す図であ
る。×１及び×４のオプションに対する両方の手順をも
示すのもである。ＥＸＴ ＢＬＲは製造段階でのみ使用
されるいわゆるインハウス（ＩＮ−ＨＯＵＳＥ）のため
のパッドである。これら×１及び×４方式のデバイスの
ピン配置図を図９に示す。ＲＡＳ＿及びＣＡＳ＿信号の
関係でＣＢＲ、ＣＡＲ、スタティクカラムモード等の高
速アクセスを制御する。合計２８ピンのスモールアウト
ラインＪリード型パッケージ（ＳＯＪ）である。アドレ
ス信号のボンドパッドは相互に隣接した配置がデコーダ
の機能の要求から理想である。しかし、現実はアドレス
信号Ａ３とＡ９のボンドパッドは大きく離れているため
各アドレス信号間で信号の到達時間が０．８ｎｓ程度遅
延することがある。これは、デコーダの機能に重大なタ
イミング調整に影響を及ぼしている。

【０００８】冗長メモリアドレスの一致回路に関して、
メモリセルの一部に欠陥を有する場合、メモリセルの大
部分が正常に機能するものであってもデバイス全体とし
て価値のないものと判断される。複数のチップが切断さ
れる前の半導体スライスの状態でマルチプローブの結果
不良品として判断されたチップは他の良品チップと識別
され後に廃棄される。またデバイスの組立工程後の電気
的検査の際、不良と判断されれば同様に廃棄処分する。
従って、欠陥を含むメモリ又は欠陥に関するメモリを冗
長回路と呼ばれる別のメモリセルによって置換する必要
がある。マルチプローブ試験の結果欠陥メモリが検出さ
れると、そのメモリに対応するアドレスが記録され、そ
の不具合セルを含むメモリが使用される前に冗長メモリ
セルに補完させる機構が、フューズを溶断することによ
って実現される。冗長メモリの使用又は欠陥メモリのア
ドレスの一致信号を発生させることは、デバイス全体の
性能を確定することに関して極めて重要である。即ち、
通常のメモリをアクセスする時に比して置換された冗長
メモリをアクセスする時の方が速度の点で劣化するとデ
バイスの性能はこの劣化した仕様により確定するためで
ある。また、冗長メモリを使用することによって余分な
電力消費が発生する場合もデバイスの性能を低下させる
こととなる。従って、冗長回路の構成、特にアドレス一
致信号発生回路は、ＤＲＡＭの一体的部分を形成し、且
つそれが使用されるこれらの装置及びシステムの実質的
な仕様を提供することができる。

【０００９】図１０は、従来のアドレス一致回路を示
す。これは複数のトランジスタから選択されたトランジ
スタとトランジスタ間の共通節点との間の経路内に存在
する。所定のアドレスビットに対応する部分のフューズ
が切断されるようにレーザ若しくは高電圧を与え溶断す
ることは公知の技術である。インバータ８の出力は冗長
メモリ行の起動に関して信号を送出するのに用いられ
る。プルアップＰチャンネルトランジスタ３のゲートは
インバータ５の出力に接続され、このインバータ５の入
力は各々フューズ４及びインバータ８の入力に接続され
ている。図１０の左半分に示す論理回路は、アドレスフ
ァクタＦ０ないしＦ２３を示す。これらのアドレスファ
クタは破線６で囲まれたインバータに入力される。ここ
で示した回路は、一般に回路面積において小規模に構成
することができるが、反面アドレス信号の到達時間のば
らつきを調整するため、デコーダ回路から一番遠いアド
レス信号を取り込んだタイミングで一致信号を発生させ
なければならない。従って、動作速度は比較的遅いもの
である。

【００１０】図１１は、従来の１６ＭＤＲＡＭに使用す
ることができるアドレス一致回路である。アドレス信号
を前段で調整する回路は、電界効果トランジスタ１６６
が電界効果トランジスタ１６８、１７０及び１７２に接
続されている構成である。更に、これらのフューズ回路
は、フューズ１６４に接続されたインバータ１６２を含
む。トランジスタ１７２は１端子にアドレスユニット信
号を受け、一方トランジスタ１７０は１端子にそのアド
レス信号の補数を受ける。トランジスタ１７０及び１７
２は一般に図１１に示されている他のトランジスタより
も低いスレッショルド電圧で動作する。選択されたアド
レスに対応する冗長メモリセルを起動するために、トラ
ンジスタ１７２に送られる信号に対応する選択されたア
ドレスビットが論理「１」即ち高論理レベルにある時に
フューズは溶断される。しかし、トランジスタ１７２へ
送られる信号に対応するアドレスビットが論理「０」即
ち低論理レベルにある時はフューズは溶断されずそのま
ま存在する。フューズ１６４が溶断されない時はトラン
ジスタ１７０のゲートは付勢されてトランジスタ１７０
の端子上のＡ＿信号はアドレスファクタへ転送されるこ
とに注意すべきである。一方、フューズ１６４が溶断さ
れた時は、トランジスタ１７２のゲートが付勢されて、
Ａ信号がアドレスファクタへ転送される。トランジスタ
１６６のゲートが始動パルスを受けた後には、アドレス
ファクタＲＡ０ないしＲＡ１１として信号が発生し、こ
れらは各々複数のインバータ６の１つのインバータへ入
力される。冗長メモリセルを起動されるためには、アド
レスファクタＲＡ０ないしＲＡ１１はすべて論理「０」
レベルにあり、インバータ８の出力に低論理レベル信号
が発生することが必要である。ここでは、フューズ４を
示してあるが、これは必ずしも必要でなく、前段のアド
レス信号調整回路内のフューズ１６４を溶断することで
プログラムをすることができる。従って、フューズ４若
しくはフューズ１６４の何れか一方のフューズを設けれ
ば回路は動作することができる。また、この回路は、一
般に、アドレス信号を前段調整する回路がアドレスビッ
トの数に対応する数を必要とするので大規模になるが、
トランジスタ１７０、１７２のゲーティングでアドレス
入力できるので、タイミングの調整を必要としない。従
って、高速動作に適している。

【００１１】図１２は、１６メガＤＲＡＭに使用される
他のアドレス一致回路の構成である。これは図１１のア
ドレス一致回路の構成と類似するものであるが、共通節
点を駆動するＰチャンネルトランジスタの接続構造が異
なっている。即ち、一致信号を安定させるためアドレス
一致検出信号をインバータでフィードバックしてＰチャ
ンネルトランジスタをゲーティングするものである。冗
長メモリ起動信号ＰＣが間欠的に印加されれば各フュー
ズを共通接続する節点をプリチャージすることもでき
る。またＮチャンネルトランジスタのゲートにアドレス
ビット信号を印加することでこの共通節点をフューズの
溶断の有無によって放電させることができる。しかしな
がら、アドレスビットが多くなる大規模メモリ集積回路
においては全アドレスをデコードする機構に関し、フュ
ーズの溶断された後の電気抵抗が問題となる。これら並
列的に接続されたフューズの合成抵抗により共通節点を
放電することを意図しない時でも共通節点が放電され、
誤動作を生ずる。また、デバイスの起動時においてもＰ
チャンネルトランジスタの駆動能力を大きくしなければ
ならなず、素子の面積が増大することにもなる。

【００１２】本発明の他の目的、利点及び特徴は当業者
にとって、例として取り上げた本発明の実施例について
の図面を参照した以下の詳細な説明から明かとなるであ
ろう。

【００１３】

【発明が解決しようとする課題】以上のアドレス冗長一
致回路の構成において主要な課題は、フューズを溶断し
た後の抵抗値が従来のように８０から１００キロオーム
（ＫΩ）程度のものを使用しても安定して動作し、且つ
高速に一致信号を発生することである。従って、多数の
フューズが有する溶断後の抵抗値若しくは溶断が不十分
な為に所定の抵抗値に比して低い抵抗値により生ずる誤
動作を防止する冗長アドレス一致回路の構成が要求され
る。

【００１４】

【課題を解決するための手段】本発明の冗長アドレス一
致回路の構成は、冗長メモリの起動がアドレス内の１又
は０のいずれかに対応した溶断すべきフューズの選択に
よって行われる冗長アドレス一致回路であって、冗長機
構起動信号に応答してアドレス信号を論理ゲートを通し
てフューズに印加する手段と、共通節点に接続され入力
アドレスビットに対応した数のフューズの出力論理値を
ＡＮＤ若しくはＮＡＮＤ論理演算することにより冗長ア
ドレス一致信号を発生させる機能を有する。

【００１５】

【作用】上記のように構成されたアドレス一致回路を起
動すると、Ｐチャンネルトランジスタの出力論理と入力
アドレスビットの論理値との「ＮＯＲ」ゲートによる論
理演算値を各フューズを介して、更に「ＮＡＮＤ」ゲー
トにより論理演算するため、通常の溶断されたフューズ
が有する抵抗値の並列合成低抵抗値による誤動作を防止
すると共に、従来共通接点を放電する時間が不用なため
極めて高速なアドレス一致信号を生成できる。

【００１６】

【実施例】本発明に従った一実施例において、メモリデ
バイスは、行列配列されたメモリセルを有し且つ欠陥行
群を置換するメモリセルの冗長行群を有する複数のメモ
リアレイと、メモリセルから情報を読み出してメモリセ
ルへ情報を書き込むサポート回路を具備し、サポート回
路はメモリセルの欠陥行群アドレスに応答してメモリセ
ルの欠陥行群を有するメモリアレイ内のみのメモリセル
の冗長行を選択する行冗長回路を含んでいる。好ましく
は、行冗長回路は欠陥行アドレスを保持するようにプロ
グラム可能な且つメモリセルの欠陥行を含むメモリアレ
イを識別する情報を保持するようにフューズ溶断による
プログラム可能な２段行冗長デコーダを含んでいる。

【００１７】本発明に従ってそのもう一つの実施例にお
いて、単一半導体基板上に集積されたメモリ装置は行列
に配列されたメモリセル及び欠陥列群と置換されるメモ
リセルの冗長列群を有する複数個のメモリアレイと、メ
モリセルの欠陥列群のアドレスに応答してメモリセルの
欠陥列を有するメモリアレイ内のみのメモリセルの冗長
列群を選択する列冗長回路を具備していることである。
好ましくは、列冗長回路は欠陥アドレスを保持するよう
にプログラム可能で且つメモリセルの欠陥列を含むメモ
リアレイを識別する冗長列（ＣＯＬＵＭＮ）を識別する
情報を保持するようにプログラム可能な２段プログラム
可能列冗長デコーダを含んでいる。メモリデバイスは、
欠陥行のアドレスを保持し、行アドレスを受信して冗長
行デコド信号及び冗長行ファクタ信号を発生するように
プログラム可能な第１の冗長デコーダと、欠陥行を含む
アレイの位置を保持し、冗長行デコード信号を受信し且
つアレイ選択信号を発生するようにプログラム可能な第
２の冗長デコーダと、第２の冗長デコーダの冗長行ファ
クタ付勢信号、第２の冗長デコーダのアレイ選択信号及
びメモリセルの冗長行に接続されメモリセルの欠陥行を
有するメモリアレイ内のメモリセルの選択された冗長行
を付勢する冗長付勢回路を含むとが有利である。

【００１８】本発明に従ったメモリデバイスは行冗長回
路及び列冗長回路を含みいずれかの請求項に記載された
メモリデバイスを含むことができる。

【００１９】本発明のもう一つの実施例において、複数
のメモリアレイを有する半導体メモリデバイス内の欠陥
メモリセルを修理する方法は、欠陥メモリセルのアドレ
スにより第１の回路をプログラミングし、欠陥メモリセ
ルを有するメモリアレイの位置により第２の回路をプロ
グラミングし、欠陥メモリセルのアドレスを受信する欠
陥メモリセルを有するメモリアレイ内の冗長メモリセル
を選択する、段階からなっている。好ましくは冗長行メ
モリセルである。あるいは、欠陥メモリセルは欠陥列セ
ルであり、冗長メモリセルは冗長列セルである。

【００２０】本発明の一部として、代表的な半導体メモ
リデバイス用２段デコーディング回路を開示する。冗長
行デコーダは欠陥行のアドレスを保持するようにプログ
ラム可能であって、行アドレスを受信し、冗長行デコー
ド信号及び冗長行ファクタ付勢信号を発生する第１の冗
長デコーダを有する２段デコーダである。第２の冗長デ
コーダは冗長行デコード信号を受信しメモリアレイを選
択する信号を出力するメモリセルの冗長行に接続され冗
長行ファクタ付勢信号及びアレイ選択信号に応答する第
３の許容段を付加することによりメモリセルの欠陥行を
含むメモリアレイのメモリセルの選択された冗長行を付
勢することができる。冗長列デコーダは欠陥列のアドレ
スを保持するようにプログラムすることができる。それ
らは列アドレスを受信して冗長列デコード信号を及び冗
長列ファクタ付勢信号を発生する。第２の冗長列デコー
ダは欠陥列を含むアレイの位置を保持するようにプログ
ラムすることができる。それは冗長列デコード信号を受
信して列ファクタ付勢信号及びアレイ選択信号に応答す
る第３の許容段を付加することによりメモリセルの欠陥
列を含むメモリセルの選定された冗長列を付勢すること
ができる。デコーディング回路は修理を必要とするメモ
リ部分を識別して、利用可能なメモリセルをより効率的
に使用する。ここで、本発明の実施例の１つとしてメモ
リチップについて説明する。

【００２１】図１３は、６４ＭＤＲＡＭと呼ぶ６４メガ
ビットダイナミックランダムアクセスメモリチップを示
す。このチップは８メガビットに８等分されたメモリ象
限に仕切られている。この８等分メモリ象限は各々８個
の１Ｍビットメモリブロックを含んでいる。各メモリブ
ロックは５１２Ｋビットに２分割で構成されている。列
デコーダ（Ｃ．ｄｅｃ）が、チップを上からみて縦方向
に延びる軸線に沿って各メモリ象限の中央に配置されて
いる。行デコーダ（Ｒ．ｄｅｃ）が、それらに対応する
メモリ象限に隣接するチップの横方向に延びる軸線に沿
って配置されている。入出力バッファ（Ａ．ｂｕｆｆｅ
ｒ，Ｉ／Ｏ ｂｕｆｆｅｒ）やタイミング（Ｓ．Ｒ．ｔ
ｉｍｅｒ，Ｒｏｗ．ｃｌｏｃｋ，）及び制御回路（Ｒｏ
ｗ ｒｅｄ）のような装置を含む周辺回路がチップの水
平軸及び垂直軸の両方向に沿って中央部に位置してい
る。更に、ボンドパッドがチップの垂直軸に沿って中央
に位置している。

【００２２】図１４から図１６は、６４ＭＤＲＡＭの一
般的特性を次のように示すもので、この装置は典型的に
は３．３ボルトの外部電源ＶＤＤの供給を受ける。同一
チップ上の内部電源電圧レギュレータ（ＶＰＰ ｇｅ
ｎ）が、電力消費トンネルホットキャリア効果を減らす
ために、メモリアレイにＶＰＰの二分の一の１．６５ボ
ルトの電力を供給している。また４．０ボルトを周辺回
路へ供給している。基板はマイナス１．５ボルトに逆バ
イアスされている。この構成はボンディングによるプロ
グラム可能な×１、×４、×８及び×１６ビット構成で
ある。このオプションは、製造工程の段階で従来技術と
同様に所定のボンドパッドをＶＳＳにボンディングワイ
ヤを接続することで選択することができる。ただ、メモ
リの容量が従来に比して大きいので図１４と図１５の３
４ピンパッケージには×１と×４及び×８ビット構成を
提供することができる。図１６に示す５４ピンパッケー
ジに対しては×１６ビット構成のデバイスを提供でき
る。これらはエンハンスメントページモードが、ビット
毎に書込み（データマスク）動作に対する金属マスクに
よるプログラム可能なオプションと上記ボンディングオ
プションの組合せと共に、最適な選択が可能となる。更
に、リフレッシュの方式に適するオプションは６４ｍ秒
で４０９６サイクルの（４Ｋ）リフレッシュ又は８１９
２サイクルの（８Ｋ）リフレッシュを選択することであ
る。このＤＲＡＭは、ボンディングオプションによって
４Ｋ又は８Ｋリフレッシュをプログラムすることが可能
である。オプションの選択は、×１、×４、×８及び×
１６構成のオプション選択に用いられたのと類似の方法
で達成することができる。ＤＲＡＭは数多くのテスト用
設計の特徴を有している。テストモードエントリ１は、
モードデータ比較を備えた１６×内部並列テストのため
の鍵アドレスなしのＷＣＢＲを通して行われる。テスト
モードエントリ２は、その後に鍵アドレスと過電圧を備
えたＷＣＢＲである（Ａ１１に８ボルト）。テストモー
ドから抜け出すには、任意のリフレッシュサイクル（Ｃ
ＢＲ又はＲＡＳオンリ）によって解除される。テストモ
ードエントリ１は工業標準×１６並列テストである。こ
のテストは１ＭＢ、４ＭＢ及び１６ＭＢのＤＲＡＭにお
いて用いられているものと類似のものであるが、８ビッ
トの代わりに１６ビットが同時に比較される点で異な
る。テストモードエントリ２は数多くのテストを含んで
いる。データ比較を備えた３２×並列テストとデータ比
較を備えた×１６並列テストが含まれている。蓄積セル
のストレステスト及びＶＤＤマージンテストがＰチャン
ネルトランジスタ装置を経て外部ＶＤＤから内部ＶＡＲ
Ｙ及びＶＰＥＲＩ装置電源線への接続を許容する。その
他のテストとして、冗長シグネチャテスト、行冗長行呼
び出しテスト、列冗長行呼び出しテスト、ワード線リー
ク検出テスト、クリア同時テスト、ノーマルモードへの
リセットが含まれる。このＤＲＡＭはそれがテストモー
ドに留まっているかどうかを示すテスト有効方法を含ん
でいる。

【００２３】図１７は、６４ＭＤＲＡＭの欠陥メモリセ
ル２０２を補償するための冗長機構を示す。これは行ア
ドレスに関する欠陥メモリを正常動作する冗長メモリ２
０４に置換することにより行われる。チップの中央に配
置されたアドレスバス２０６に共通接続された３２個の
フューズデコーダ２０８はチップ中央に配置される。こ
れは余分なアドレスバス線の引き回しを伴わない。即
ち、全任意（ＡＮＹ ＴＯ ＡＮＹ）の冗長機構を使用
した場合，最も離れた位置のメモリ象限、例えば第１と
第５象限の冗長メモリを相互に使用した場合に、冗長付
勢ライン及び冗長選択ラインは最短の距離で足りる。従
って、チップ面積を有効に利用できること、最短の冗長
付勢ライン及び冗長選択ラインで足りるためタイミング
の遅延も短くできデバイスをアクセスする時間を短縮す
ることができる。一方、フューズデコーダ２０８をチッ
プの中央でなくチップの外周に沿って周辺に置いた場合
には共通に使用する冗長付勢ライン、冗長選択ライン及
びアドレスバスの引き回しが困難であり無駄な面積を消
費することとなる。５１２Ｋビットのメモリブロック３
０４に対して４本（図面では２本に省略している。）の
冗長行３０６を有している。これらの４本の行線は同時
に使用することができる。冗長行あたり３２個のデコー
ダを任意にプログラムすることができ、冗長行デコーダ
当り１３ビットの行アドレスを有する。行冗長プログラ
ムのためにフューズＦ０からＦ１１（図３６、参照）が
使用されており、単一の修理（リペア）について最大１
２個のフューズが溶断される。行冗長は、歩留を効率よ
く行うために全任意（ＡＮＹ ＴＯ ＡＮＹ）のプログ
ラム可能な方式を使用している。この全任意の冗長機能
を使用することで、１つの象限に存在する６４個の冗長
行をその象限を含む全象限に選択的に割り当てることが
できる。従って、特定のメモリブロック専用に冗長メモ
リを設ける固定方式又は半固定（ＦＬＥＸＩＢＬＥ Ｆ
ＵＳＥ ＤＥＣＯＤＥＲ）方式の約６倍に冗長度を増大
させることができる。また、メモリ象限に対してプリデ
コーダ３０８を各象限内のメモリブロックに対してＭＳ
信号３１２をメモリの行アドレスに対してフューズデコ
ーダ２０８を各々プログラムすることでフューズＦ０か
らＦ１１の数及びデコーダ２０８の数を最適化すること
ができる。なお、図１７は行アドレスに対する冗長機能
を開示しているが、同様な構成で列アドレスに対しても
冗長機能をプログラムすることも可能である。また、冗
長行を使用するか否か迅速に判断できるように２段階の
プログラム可能なプリデコーダ３０８とフューズデコー
ダ２０８により２段階デコードを行っている。行冗長機
能の比較を次の表１に示す。

【００２４】

【表１】図１８は、横軸に同一面積内の欠陥メモリ数を
縦軸に冗長度を示したＡからＥ迄のモデルの関係を示
す。破線で示すＡは６４ＭＤＲＡＭのモデル、実線のＢ
とＥは６４ＭＤＲＡＭの他のモデルを示す。各々メモリ
セルの面積は同一であるが、象限、ワード構成及びビッ
ト線の配置の関係で冗長度が異なる。また、ＣとＤは１
６ＭＤＲＡＭ等に使用し得る冗長構成である。なお、全
ての冗長度の計算は同一単位面積当りの欠陥数に基づい
て行われたものである。ここに、全任意方式は半導体デ
バイスの習熟曲線に基づく成熟期の目安となる歩留８０
％を超える段階が従来の約４倍の欠陥メモリを許容でき
ることに注意すべきである。即ち、従来の冗長不可能な
欠陥数の４倍の欠陥メモリセルを含む不具合デバイス
は、全任意方式を使用することで２０％のチップを廃棄
処分することで足り残りは組立、電気的出荷試験を経て
完成品とすることができる。

【００２５】図１９は、ＣＢＲ検出器を示す。ＣＢＲ
（ＣＡＳ ＢＥＦＯＲＥ ＲＡＳ）状態をチェックする
他に外部のＴＴＬ論理レベルのＣＡＳ＿信号（ＣＡＳバ
ー信号）をＣＭＯＳ論理レベルへ変換して内部ＣＡＳク
ロックＣＬ１＿を発生する。冗長アドレス一致信号はＣ
ＢＲ検出の後に冗長機構起動信号を受けることにより開
始することができるので、誤ったアドレスをデコードす
ることはない。回路の第１の部分はＴＴＬからＣＭＯＳ
への変換器、ＸＴＴＬＣＬＫである。それは内部ＲＡＳ
クロック、ＲＬ１により制御され信号変換はＲＬ１＿が
高状態とされる場合のみ開始する。内部ＣＡＳクロック
ＣＬ１＿のフィードバックによりＲＬ１がアクティブ高
から低に状態変化する場合でもＸＴＴＬＣＬＫはアクテ
ィブに留まることができる。この構成によりデバイスは
拡張ＣＡＳ（ｅｘｔｅｎｄｅｄ ＣＡＳ）モード、即ち
ＲＡＳ＿が高となった後にＣＡＳ＿がアクティブ低のま
まであることで動作することができる。しかしながら、
ＣＬ１＿の期間ループは変換器へ入る前にパワーアップ
信号ＲＩＤによりゲートされる。これによりパワーアッ
プ中に変換器の不要なスイッチングが回避される。回路
の第２の部分はＲＬ１が高となる時点でＣＡＳ＿信号の
サンプリングを行う。この時点でＣＡＳ＿が低である場
合、即ちＣＡＳ＿がＲＡＳよりも前に立下がれば、ＣＢ
ＲＥＮ＿はアクティブ低となってＣＢＲサイクルを示
す。ＲＢＣＥＮ＿は高のままであるが、ＣＡＳ＿が高レ
ベルであれば出力には逆論理信号値が存在し正規のＲＢ
Ｃ（ＲＡＳＢＥＦＯＲＥ ＣＡＳ）サイクルを示す。こ
こではラッチングは行われずＲＬ１が高レベルとされて
いる限りサンプリングが継続することに注意すべきであ
る。このサイクル内でＣＡＳ＿信号が状態変化すると、
出力ＣＢＲＥＮ＿とＲＢＣＥＮ＿は一緒に変化する。し
かしながら、これらのその後の出力は無効（ＤＯＮ’Ｔ
ＣＡＲＥＳ）であり、初期出力のラッチがＲＢＣ回路
内で行われこのサンプリングの開始を制御するのにプロ
グラマブルな遅延が使用される。

【００２６】図２０及び図２１は、ＲＢＣ＿ＲＥＳＥＴ
（ＲＡＳ ＢＥＦＯＲＥ ＣＡＳＲＥＳＥＴ）回路を示
す。ＣＬ１回路で検討したように、ＣＢＲＥＮ＿及びＲ
ＢＣＥＮ＿の初期出力をもってデバイスの動作サイクル
のタイプ、即ちＲＡＳビフォアＣＡＳ（ＲＡＳ ＢＥＦ
ＯＲＥ ＣＡＳ）若しくはＣＡＳビフォアＲＡＳ（ＣＡ
Ｓ ＢＥＦＯＲＥ ＲＡＳ）を規定する。従って、全サ
イクルにわたって初期出力を取り込み保持（ラッチ）す
る必要がある。このラッチングはＲＢＣ回路内で行われ
る。ＲＢＣ＿ＲＥＳＥＴ回路はサイクルの終わりにラッ
チをリセットしてデバイスを次のサイクルに対する準備
を完了させる。ＣＢＲＥＮ＿及びＲＢＣＥＮ＿をラッチ
する他に、ＲＢＣは行アドレスをゲートするためのＲＡ
Ｎ信号を発生する。このＲＡＮ信号と同期させて冗長ア
ドレス一致信号発生回路を起動することで、正規のメモ
リセルを選択するか冗長メモリを選択するか否か早期の
段階で特定することができる。ＲＢＣＥＮ＿及びＣＢＲ
ＥＮ＿信号のラッチングは２個のインターロックキング
ラッチＸＲＳ１及びＸＲＳ＿３により行なわれる。プリ
チャージ状態で２個のラッチの一方がＲＢＣＥＮ＿若し
くはＣＢＲＥＮ＿からのアクティブ低信号により励起さ
れる。励起されたラッチは次に第２のラッチの励起を固
定（ロック）する。図１２において、ロックは低レベル
となるＲＡＳ＿アクティブサイクルの終わりに付勢が解
除され、ラッチをリセットしてロックするＲＢＣ ＲＥ
ＳＥＴパルスを発生する。ＲＬＲＳＴ＿は、所定の遅延
後にＲＬ１＿の立上り縁で発生するプリチャージ信号で
ある。正規（ＳＴＡＮＤＥＲＤ）の動作では、ＲＡＳビ
フォアＣＡＳ（ＲＡＳ ＢＥＦＯＲＥ ＣＡＳ）サイク
ル用ＲＢＣ若しくはＣＡＳビフォアＲＡＳ（ＣＡＳ Ｂ
ＥＦＯＲＥ ＲＡＳ）サイクル用ＣＢＲが高レベルとさ
れる。ＣＢＲ＿ＤＦＴ信号はＣＢＲ論理に従うが、正規
動作では使用されないので通常サイクルでは遅延は生じ
ない。ＣＢＲから遅延した立下り縁を有する同様な信号
が発生される。これはＣＢＲＤ信号であり、ＣＡＳビフ
ォアＲＡＳの内部カウンタ用の増分クロック信号として
使用される。この信号の立下り縁により増分が行われ
る。従って、内部カウンタを遅延させることにより、デ
バイスには内部カウンタアドレスを変える前にその行ア
ドレスバッファをオフとするのに十分な時間が提供され
るので誤ったアドレスをメモリアレイに導入することは
ない。また、冗長メモリアドレスデコーダは、ＣＢＲが
連続するリフレッシュモードであれば行アドレスバッフ
ァの出力を取り込まずにこの増分したアドレスを取り込
み冗長メモリに切り換えるか否か一致信号の確定を行う
ことができる。ただし、一致信号を準備するに留まり行
アドレス線の選択は次のサイクルの開始時に行えばよ
い。デバイスがＤＦＴ ＲＯＷ ＣＯＰＹモードであれ
ば、ＸＲＳ＿３ラッチは節点Ｎ２のインバータとして作
用してＣＢＲ＿を出力し、ＣＢＲは低論理レベルへ付勢
解除される。これは節点Ｎ２及びＲＢＣ＿ＲＥＳＥＴが
共に同時に高論理でない限り正常動作となる。この状態
は通常のシーケンスでは生じないので長時間のリフレッ
シュ間隔が保証することができる６４ＭＤＲＡＭは全行
アドレスに関するメモリセルを遅延を含むＣＢＲリフレ
ッシュを個々に行った後にＣＢＲリフレッシュ期間より
長い残りのリフレッシュ間隔を使用して遅延を生じない
通常サイクルでメモリをアクセスするのが有利である。
この設定によりＲＢＣはまだラッチされ且つＣＢＲＥＮ
＿信号の固定解除（ロックオフ）しているが、ＣＡＳビ
フォアＲＡＳ動作ではＣＢＲＥＮ＿は全サイクル中有効
とされるので出力ＣＢＲ＿ＤＦＴを有する必要がある。
そのために、ＣＡＳ＿はＲＡＳ＿が低レベルである限り
低レベルとされる。ＣＢＲ及びＣＢＲＤは共に、このテ
ストモードでは高レベルとなると付勢を解除する。この
テストモードでＣＡＳビフォアＲＡＳサイクルが実施さ
れる場合には、これらは付勢を解除されて内部ＣＢＲカ
ウンタが行アドレスとして使用されることを防止してい
る。このテストモードにおけるリセットはアクティブサ
イクルの終わりに正規ＲＡＳビフォアＣＡＳサイクル内
でＲＢＣ＿ＲＥＳＥＴにより行われる。ＣＡＳビフォア
ＲＡＳサイクル中に、アクティブサイクルの終わりにＣ
ＢＲＥＮ＿の論理値を高レベルにしてリセットを行う。
回路の他の部分はＲＯＷ ＡＤＤＲＥＳＳ ＥＮＡＢＬ
Ｅ信号、ＲＡＮとＲＡＮ＿を発生する。これらの信号は
任意のアクティブサイクル中に発生される。代表的なＲ
ＢＣ型サイクルに対して、これらの信号はできるだけ速
く発生させる必要がある。そのために、ＲＢＣ＿ＥＮの
立下り縁を使用してＲＡＮ信号の遷移がトリガーされ
る。ＲＡＮ信号をＲＡＳ＿プリチャージ期間中アクティ
ブに維持するのに、ＲＢＣ＿信号を使用してＲＡＮ信号
をアクティブに保持する。ＣＡＳビフォアＲＡＳ動作に
対しては，ＲＡＮ信号の実行を遅延させてアドレスバッ
ファが適切に機能することを保証する必要がある。この
２つの回路において、パワーアップ信号ＲＩＤを使用し
てラッチの初期状態をプリセットする。遅延段、ＸＳＤ
ＥＬ１がＣＢＲ＿からのＲＡＮの主張を遅延させＲＡＮ
によりバッファを付勢する前にＣＢＲ内部アドレスが行
アドレスバッファに到達するのに十分な時間を与える。
従って、行アドレスバッファから誤ったアドレスデータ
が引き出されることを防止でき、また冗長メモリの切り
替え誤動作をも防止する。ＲＡＮ＿はＲＢＣ＿ＲＥＳＥ
Ｔをリセットすることにも使用される。

【００２７】図２２は、ＰＡＤＡＢＵＦ（ＰＡＤ ＡＤ
ＤＲＥＳＳ ＢＵＦＦＥＲ）回路を示す。これは、アド
レス信号ピンからのデータを多重化して行アドレスＲＡ
Ｐ＿Ｘ及び列アドレスＣＡＰ＿Ｘとしてラッチするため
のものである。この信号を冗長アドレスデコーダの入力
として扱うことができる。回路の第１段階に於て、内部
ＲＡＳ信号、ＲＬ１＿が低レベルになる時にアドレスの
ＴＴＬレベル信号がＣＭＯＳレベル信号へ変換される。
遅延されたＲＡＳ信号、ＲＬ２が次に行アドレスにラッ
チされる。ＲＬ２によるアドレスのラッチなし遅延も有
する。これによりデバイスにはアドレスが付勢される前
のプリチャージを無効にする時間が与えられる。無効に
される場合のアドレスＲＡＰ＿Ｘは常に「１」でありＲ
Ｌ１＿は有効でないときに高レベルである。一方、ＣＬ
ＮＡ＿は低レベルとされてアドレスはＣＡＰ＿Ｘとして
伝播され、ＣＬ１＿が低レベルとなる前でも列アドレス
を利用することができる。これにより、デバイスはエン
ハンスページモード（ＥＮＨＡＮＣＥ ＰＡＧＥ ＭＯ
ＤＥ）で動作することができ、ＡＳ ＣＬ１＿は低にな
り列アドレスをＣＡＰ＿Ｘにラッチする。最後に、ＲＬ
１＿が高レベルとなるプリチャージサイクル中に、ＸＴ
ＴＬＡＤＤコンバータは抑止され外部変化アドレスの影
響を受けないが、ＣＡＰ＿Ｘは維持される。

【００２８】図２３は、ＲＡＤＲ（ＲＯＷ ＡＤＤＲＥ
ＳＳ ＤＲＩＶＥＲ）回路を示す。これは行アドレス用
ドライバーである。コントロール信号、ＲＡＮがアドレ
ス信号の駆動を開始する。単にドライバであるだけでな
く、ドライブを行う前に外部ラッチ行アドレス及びＣＢ
Ｒ内部カウンタアドレスを多重化する役割を果たす。

【００２９】図２４は、ＢＩＴＣＯＵＮＴ（ＣＢＲ Ｉ
ＮＴＥＲＮＡＬ ＢＩＴＣＯＵＮＴ）回路を示す。１２
組のこの回路がデバイスの内部で直列接続されている。
それはＣＢＲサイクル中に１２ビット内部アドレスとし
て作用する。回路はその入力信号の立下り縁で励起され
るフリップフロップである。最下位ビットに対して、入
力はＣＲＢＤ信号であり出力はＣＢＲ行アドレスのＬＳ
Ｂであり、次の組のＢＩＴ ＣＯＵＮＴ回路の入力でも
ある。これは１２本のＣＢＲアドレス線を形成するまで
直列に接続される。このような回路はＣＢＲＤのパルス
に基づいて増分２進カウントを行う。

【００３０】図２５は、ＲＦ＆ＲＦ（ＣＯＤＥ ＲＯＷ
ＦＡＣＴＯＲ）回路を示す。行ファクタは、行アドレ
スを後の行回路で利用される形式へコード化するための
もので、ＲＯＷアドレス２から７及びそれらの補数は
「ＡＮＤ」演算によりコード化され、１２ビットの行フ
ァクタを発生する。

【００３１】図２６は、ＲＬＥＮ（ＲＯＷ ＬＯＧＩＣ
ＥＮＡＢＬＥ）回路を示す。ＲＬＥＮ信号の目的はＲ
ＬＸＨ、即ち主ワード線ドライバの立上り縁を行ファク
タに対してタイミングを取ることである。その他に、Ｒ
ＬＥＮ回路はプリチャージを知らせるＲＬＲＳＴ＿信号
及びＢＬからＢＬ＿への等化プロセスを知らせるＳＥＤ
ＩＳを発生させる。ＲＬＥＮは一般に行ファクタデテク
タ（ＲＯＷ ＦＡＣＴＯＲ ＤＥＴＥＣＴＯＲ）と呼ば
れる。それは行ファクタＲＦ４からＲＦ７を使用して行
ファクタエンコーディングの完了を検出する。エンコー
ディング完了を感知すると、「ＮＡＮＤ」ゲートＮＤ１
及びＮＤ２を付勢してアドレスＲＡ１１及びＲＡ＿１１
を伝播させそれぞれＲＬＥＮ＿Ｒ及びＲＬＥＮ＿Ｌを発
生する。これらは主ワード線ドライバ、ＲＬＸＨ＿Ｒ若
しくはＲＬＸＨ＿Ｌを励起する信号である。正規の動作
中１象限において２個のドライバの一方のみが活性化さ
れていることである。しかしながら、アレイの８区分さ
れた象限全部を同時にアクセスする必要があるＤＦＴモ
ードでは、ＴＬ８ＢＳは高アクティブである。これによ
りＲＬＥＮ＿Ｒ及びＲＬＥＮ＿Ｌは共に同時にアクティ
ブとなる。従って、主ワード線ドライバ、ＲＬＸＨ＿Ｒ
及びＲＬＸＨ＿Ｌは共に活性化されることとなる。行フ
ァクタエンコーディングが完了すると、ＲＬＲＳＴ＿状
態は低レベルから高論理レベルへリセットされる。一
方、アクティブサイクルの終わりにＲＬ１＿の立下り縁
によりＲＬＲＳＴ＿高論理レベルはプログラム可能な遅
延の後に低論理レベルとなる。このようにしてもう一つ
のプリチャージサイクルの開始が知らされることとな
る。回路の最後の要素はＳＥＮＤＩＮＧ ＥＱＵＡＬＩ
ＺＡＴＩＯＮ ＤＩＳＡＢＬＥ，ＳＥＤＳである。ＲＬ
ＲＳＴ＿と同様に、それらはＢＬからＢＬ＿への等化プ
ロセスの停止及び開始を知らせるのに使用される。しか
しながらＢＬ及びＢＬ＿等化プロセスの停止をトリガー
する行ファクタエンコディングしか使用されない。これ
は、冗長アドレスと共に行ファクタ信号をデコードする
冗長アドレス一致信号発生器内のフューズデコーダに大
電流を生じさせデバイスの信頼性に悪影響を及ぼすため
である。従って、このプロセスは行ファクタエンコーデ
ィング完了後４ｎＳ停止することとなる。なお、図３６
の冗長アドレス一致信号発生回路に限ってはこのような
障害は発生し得ない。次にＲＬＲＳＴ＿が低アクティブ
となってプリチャージサイクルを開始すると、ＳＥＤＩ
Ｓ信号は４ｎＳの遅延で論理「０」にリセットされる。
こうして等化プロセスが開始される。デバイスがＲＯＷ
ＣＯＰＹ ＤＦＴモードにあれば、最初のサイクルに
おいてＳＥＤＩＳは任意の正規サイクルのように低論理
レベルから高論理レベルに状態遷移する。しかしなが
ら、アクティブサイクルが完了すると、ＲＬＲＳＴ＿は
低論理レベルとなり非活性サイクル全体及びそれに続く
サイクル中ＳＥＩＤは高論理状態となることを抑止し続
ける。これはＲＬＲＳＴ＿からのリセット信号を無効に
するアクティブＴＬＲＣＯＰＹによるものである。等化
プロセスがないとすると、ＢＬ及びＢＬ＿の電圧は分割
されたままとなり、ＤＦＴ行コピー動作中にＢＬ若しく
はＢＬ＿のデータをもう一つの行へ移動（ダンプ）する
ことができる。

【００３２】図２７は、ＲＬＸＨ（ＲＯＷ ＬＯＧＩＣ
Ｘ ＷＯＲＤ ＨＩＧＴ）回路を示す。出力ＲＬＸＨ
はワード線及び冗長ワード線を駆動する低論理の昇圧さ
れた線であるＲＬＸＨは主ワード線ドライバとも呼ばれ
るものである。回路は次のように動作する。

【００３３】ＡＴ ＰＲＥＣＨＡＲＧＥ： 節点Ｎ４
は、ＲＬ１＿及びＲＬＢの無効論理により（Ｖｐｅｒｉ
−Ｖｔ）にアイドルされる。次にブースティングコンデ
ンサＭＮ１１がＭＮ７及びＭＮ８を介して（Ｖｐｅｒｉ
−Ｖｔ）へ充電する。また、コンデンサＭＮ１３の節点
Ｎ３が接地レベルとされる。更に、トランジスタＭＮ５
によりＲＬＥＮ＿０として低論理とされたワード線ドラ
イバＲＬＸＨが高論理レベルとなる。

【００３４】ＳＴＡＲＴ ＯＦ ＡＮ ＡＣＴＩＶＥ
ＣＹＣＬＥ： ＲＬ１＿は低論理となることで「ＮＡＮ
Ｄ」ゲートＮＤ１はＲＬＢ、ＲＯＷ ＬＯＧＩＣ ＢＯ
ＯＴ信号に応答する回路として準備できる。

【００３５】ＣＯＭＰＬＥＴＩＯＮ ＯＦ ＦＡＣＴＯ
ＲＳ ＥＮＣＤＩＮＧ：ＲＬＥＮ＿０は低アクティブと
なる。節点Ｎ１からＮ４までのＮチャンネルトランジス
タＭＮ４の高い浮遊容量により節点Ｎ４は（Ｖｐｅｒｉ
＋Ｖｐｅｒｉ−Ｖｔ）へ昇圧される。ＲＬＥＮ＿０が低
論理となるとＮ１は低論理から高論理となる。Ｎ４が昇
圧されると、コンデンサＭＮ１１の節点Ｎ５は全Ｖｐｅ
ｒｉまで充電される。コンデンサＭＮ１３の節点Ｎ３は
ＭＮ９を介してＶｐｅｒｉへ充電される。更に、トラン
ジスタＭＮ６及びＭＮ４がオンとされてワード線ドライ
バは節点Ｎ１と同様にＶｐｅｒｉとなる。

【００３６】ＳＴＡＲＴ ＯＦ ＤＲＩＶＥＲ ＢＯＯ
ＴＩＮＧ： ＲＬＢは高アクティブとなる。トランジス
タＭＮ４が遮断されてＲＬＸＨが節点Ｎ１から絶縁さ
れ、ＲＬＸＨが完全に昇圧される時に節点Ｎ１における
ＣＭＯＳデバイスを保護する。節点Ｎ３の昇圧に対して
ＭＮ９も遮断される。ＲＬＢが活性化されると、節点Ｎ
１２は論理１となる。これにより節点Ｎ５は（Ｖｐｅｒ
ｉ＋Ｖｐｅｒｉ−Ｖｔ）へ昇圧されることとなる。ま
た、節点Ｎ３は節点Ｎ２０が論理１となると同時に昇圧
されていることとなる。更に、昇圧された節点Ｎ３によ
りコンデンサＭＮ１１の昇圧された電圧はワード線ドラ
イバＲＬＸＨへ完全に転送されることとなる。このよう
にしてワード線ドライバが昇圧されるためにアドレスさ
れた行を駆動することとなる。

【００３７】ＥＮＤ ＡＣＴＩＶＥ ＣＹＣＬＥ： Ｒ
Ｌ１＿及びＲＬＥＮ＿は無効（高論理レベル）となる。
昇圧された信号はＭＮ１０及びＭＮ５を介して放出され
る。Ａ＿点におけるように、節点をプリチャージ状態へ
戻す。

【００３８】上述のように、ＡＴ ＰＲＥＣＨＡＲＧＥ
からＥＮＤ ＡＣＴＩＶＥ ＣＹＣＬＥまでの正規動作
の他に、発振器からのＰＢＯＳＣ信号がＬＯＮＧ ＲＡ
Ｓサイクル中に励起される。これはコンデンサＭＮ１６
に常時ＲＬＨＸを昇圧することによりワード線における
リークを補償するものである。２ＤＦＴモードにおい
て、ワード線ストレス及びワード線リークのワード線ド
ライバの昇圧機能は「ＮＯＲ」ゲートＮＲ３及びＮＲ４
により非活性化されている。トランジスタＭＮ１９はワ
ード線ストレスモードにおいてオンとされ、昇圧が非活
性化されると、ドライバに外部電圧を印加することがで
きる。ワード線リークモードに関しては、昇圧機能は非
活性化され、リークテストは昇圧コンデンサでなく単に
ワード線リークのテストとされる。唯一の欠点は漏れ
（リーゲージ）の主な検査でない。即ち、ワード線は
（Ｖｐｅｒｉ−Ｖｔ）レベルにあるので実際には高電圧
ワード線が存在しないことである。これらの２ＤＦＴモ
ードの何れか一方の期間中にＰＢＯＳＣからの発振信号
も「ＮＯＲ」ゲートＮＲ５を介して非活性化される。こ
れによりもう一つのソースを介したワード線の再充電を
防止することができる。

【００３９】図２８は、ＲＤＤＲ（行デコーダドライ
バ）回路を示す。これはデバイスの行プリデコーダであ
る。イニシャルアドレスデコーディングに使用され、各
プリデコーダはＲＬＸＨ信号をゲートし各象限において
２つの２５６Ｋアレイブロックに対する各行の１つを選
択する。プリデコーダ回路は５個の入力「ＮＯＲ」ゲー
トからなる。プリデコーディングに使用される入力はＲ
Ａ０，ＲＡ１，ＲＡ９及びＲＡ１０である。最後の入力
はＲＲＱＳＱであり、その行がプログラムされた冗長性
である場合にプリデコーダを無効にするのに使用され
る。プリチャージ時に、ＢＮＫＰＣ＿Ｑは節点Ｎ３を充
電するのに使用される。インバータＩＶ１及びトランジ
スタＭＰ３は選択される時に節点Ｎ３の高レベルを維持
するのに使用され、ＲＬＸＨはワード線デコーダを駆動
する。しかしながら、デバイスがＤＦＴワード線ストレ
スモードで作動している場合には、低アクティブＴＬＷ
ＬＳ＿信号がＲＡ０に基づいてアドレスデコーディング
を無効にする。これにより２つの隣接する行を選択する
ことができる。

【００４０】図２９は、ＢＮＫＰＣ＿（バンク選択プリ
チャージクロック発生器）回路を示す。これは、リセッ
トパルスＲＩＤ及びＲＬＴ２からクロック停止を受け
る。その出力信号ＢＮＫＰＣ＿Ｑは行デコーダドライバ
ＲＤＤＲ、バンク選択回路ＢＮＫＳＬ、図３７の左端バ
ンク選択回路及び図３８の右端バンク選択回路のプリチ
ャージを励起する。

【００４１】図３０は、ＸＤＥＣＭ（行：ＲＯＷデコー
ダ）を示す。行デコーディングの目的はアドレスの最終
デコーディングを行って正しいワード線だけを選択する
ことである。すなわち、デコーダから遠く離れた場所か
らアドレス信号を受ける場合タイミングを遅延させ全ア
ドレスビットが準備できた段階で正確にデコードする。
行デコーダは３入力「ＮＡＮＤ」ゲートを使用する。入
力は行ファクタ、ＲＦ４７，ＲＦ８１１及びＲＦ１２１
５である。これは２５６Ｋアレイの各ブロック内の６４
組行の一つを選択する。「ＮＡＮＤ」ゲートトランジス
タのソースはブロック選択信号ＢＳＳＪＫ＿Ｍに接続さ
れ、それはＲＡ８からＲＡ１１によりデコードされる。
この設定により、１組の４ワード線を有するアクティブ
２５６Ｋアレイブロックの一つだけを選択することがで
きる。４ワード線のセットはＸＷＪＭＫ１，ＸＷＪＭＫ
１，ＸＷＪＭＫ２及びＸＷＪＭＫ３である。ＲＤＤＲ回
路において既にプリデコードされているため、これらの
中の１つだけが活性化されたこととなる。ＢＳＳＪＭＫ
Ｍ信号はＮ１を「１」にプリチャージするのに使用さ
れ、インバータＩＶ２及びトランジスタＭＰ２は選択時
に信号を保持するのに使用される。行冗長回路の目的
は、チップ全体を正常動作するように修理するために不
良のワード線を他の正常なワード線に交換することであ
る。６４Ｍメモリの象限内に１６ブロックの５１２Ｋビ
ットのアレイが存在する。これらの各ブロックが４本の
物理的冗長ワード線を有している。４つの冗長行は全て
５１２Ｋアレイのブロックのセンスアンプから最も離れ
た位置に配置されており、各冗長ワード線は同じブロッ
ク内の任意の不良行若しくは他のメモリブロックはもと
より別のメモリ象限の不良行を交換することができる。
冗長行、即ちＢＬ若しくはＢＬ＿行により交換可能な行
のタイプを制限するダミーワード線はないことに注意す
る必要がある。冗長度のプログラミングにおいて、１象
限は各々８ブロックの２つの８分空間に分割される。８
分空間でプログラムされる任意の冗長行に対して、他の
８区分空間のイメージブロックへ類似の冗長度をプログ
ラムすることができる。この回路の特徴として、２つの
８分空間内でアレイブロックが動作しているＤＦＴ ×
３２並列及びＣＯＰＹ等の様々な特殊動作モードにおい
て、冗長行を有する８分空間と冗長行を有しない８分空
間を識別するのに複雑なデコーディング回路が必要であ
る。これを回避するために、両８分空間を対象的にプロ
グラムして余分なデコーディング回路やフューズを省略
することができる。また、アクセス速度を向上させるた
めに、ＲＡ１１アドレス線をデコードしないことによ
り、冗長行のアクセス時間はＲＡ１１アドレス線をデコ
ードする時間に比して高速となる。デバイスは６４個の
冗長デコーダＲＲＤＥＣを有する。チップ内で合計５１
２本の論理ワード線を交換することができる。各論理冗
長線は各メモリブロック内に２個ずつの一対の物理的行
からなっている。しかしながら、各５１２Ｋメモリブロ
ック内には４つの物理的冗長行しかなため、５１２Ｋメ
モリブロック内で交換できる最大行は４つに過ぎない。
一方、全任意方式では、そのような制約はなく冗長行を
含む象限の冗長行は他の象限の不良行と置換することが
できる。デバイス全体について合計５１２本のワード線
を置換することができ、その位置については制限がな
い。例えば、未使用の冗長メモリが存在する限り全象限
で全ての修理を行うことができる。

【００４２】図３１は、ＲＲＡ（ＲＯＷ冗長アドレス）
回路を示す。これは冗長デコーダの冗長アドレスを発生
するためのものである。デバイス内には１２０個のＲＲ
Ａ回路があり、各１０個のＲＲＡ回路を１２群に分割さ
れている。行アドレスＲＡ０／ＲＡ＿０からＲＡ９／Ｒ
Ａ＿９はこれら各群の入力として使用される。各群は論
理冗長行アドレスを表す。冗長度のプログラミングに対
して、アドレス線を論理「１」としたい場合はフューズ
Ｆ１を溶断することにより冗長行アドレスをプログラム
することができる。一方、冗長行を使用しない時はＦ１
は溶断せずそのまま残せばよい。動作サイクル中にこの
フューズをプログラムすることにより、動作サイクル中
の入力アドレスが冗長アドレスと一致するときにのみＲ
ＲＡ出力、ＲＲＵＶＡＸが論理「０」とされる。入力ア
ドレスが冗長アドレスと一致しなければ、ＲＲＵＶＡＸ
は論理「１」出力を与えることとなる。従って、冗長回
路は電源投入時にＲＲＤＳＰＵ入力パルス信号を高レベ
ルに、パルスが冗長アドレスをラッチさせることで、例
えば、Ａ７２Ｈ行としてプログラミングする。ここで１
組の１０個のＲＲＡ回路がプログラミングのためのアド
レスＲＡ０／ＲＡ＿０からＲＡ９／ＲＡ＿９を使用する
こととなる。アドレスＲＡ１１及びＲＡ１０はここでは
使用されないことに注意しなければならない。各象限内
の８分空間の選定は必要でないためＲＡ１１は無視され
るのでこの分チップを有効に使用することができる。Ｒ
Ａ１０はＲＲＤＥＣ回路内でデコードされる。最後に節
点ＲＲＵＶＰＮがある。この節点はＭＰ２及びＭＮ２を
有するインバータの電源線として作用する。これはフュ
ーズが溶断されていない場合に電源投入時にＮ１の電圧
が低下し過ぎるのを防止するためのものである。この信
号が発生するとＭＰ１は主に制限器（リミッタ）として
節点Ｎ１をプルアップすることが困難となる。レイアウ
トの制約により、２つのＲＲＡ回路が（Ｗ／２＝２０／
０．８マイクロメートル）の大きさのトランジスタＭＰ
１を共有し、回路ではＭＰ１の大きさは（Ｗ／１＝１０
／０．８マイクロメートル）である。こうして、ＲＲＵ
ＶＰＮは２つのＲＲＡ回路間の共通接点に過ぎない。

【００４３】図３２は、ＲＲＤＥＣ（ＲＯＷ冗長デコー
ダ）を示す。この回路はＲＲＡ回路が発生する冗長度ア
ドレスをデコードするのに用いられ一体として冗長機構
を構成する。１組の１０個のＲＲＡ出力が「ＮＯＲ」構
造のデコーダの入力を形成する。１０個のＲＲＡ出力は
行アドレスＲＡ０／ＲＡ＿０からＲＡ９／ＲＡ＿９から
発生する。この他にＲＡ１０及びＲＡ＿１０も「ＮＯ
Ｒ」入力として２個のフューズを介して接続されてい
る。フューズは回路を付勢するスイッチとして作用す
る。少なくともこれらの１つを溶断して回路を励起しな
ければならない。プログラムされた冗長ＲＡ１０を論理
「１」とする場合に、入力ＲＡ１０に接続されたフュー
ズが溶断される。論理「０」にプログラムする場合は他
方のフューズが溶断される。何れのフューズも溶断しな
い場合には、ＲＲＤＥＣは任意の動作サイクル中に無効
のままでいる。しかしながら、両フューズ共に溶断され
ているとデバイスはアドレスＲ１０／Ｒ＿１０を無視し
て８分空間内の２つの行を同時に選択することができ
る。プリチャージ中にＲＲＬ２がトランジスタＭＰ１を
スイッチ「オン」にすることにより出力は高レベルにプ
リチャージされる。全入力行が無効理論とされ高電流が
流れるのを回避することができる。動作サイクルにおい
て、アドレスＲＡ０／ＲＡ１０がプログラムされた冗長
度アドレスと一致する場合には、出力は高レベルに留ま
り冗長行の選定が検出されていることを知らせることが
できる。１段「ＮＯＲ」デコーダを使用する代表的な冗
長度デコーディング回路とは異なり、これは２段デコー
ディングシステムを使用する。ＲＲＡはプリデコーダで
ありＲＲＤＥＣは最終デコーディングに使用される。こ
の回路は、従来の方法ではデコーダに入る真及び補数の
アドレスを有し、その各々がフューズを必要とするのに
対して、チップ上に必要なフューズの数を低減すること
できる。またデコード節点Ｎ２の容量を低減してデコー
ディング時間を高速にできることである。

【００４４】図３３は、ＲＲＸ（ＲＯＷ冗長Ｘファク
タ）回路を示す。ＤＲＡＭ内にはこれらの回路が８個設
けられている。その各々が１２個のＲＲＤＥＣ出力の中
の３つのゲートを同時に各５１２Ｋブロック内の４つの
冗長行の一つを並列に選択する。出力信号はＲＲＱＳ、
ＲＯＷ冗長象限選択回路へ与えることができる。ＲＲＸ
Ｅ信号により３つの「ＮＡＮＤ」ゲートが付勢される。
ここで冗長度デコーディングが完了した場合、即ち非選
定ＲＲＵＤＶ信号が低レベルとなった後でのみＲＲＸＥ
信号の付勢を開始することがで重要である。ＲＲＸＥ信
号が速く到来し過ぎると、ＲＲＸＥの立上り縁と非選定
ＲＲＵＶＤ信号の立下り縁の間の間隔より出力ＰＲＯＸ
Ｕ、ＲＲ１ＸＵ若しくはＲＲ２ＸＵに高パルスが生じ
る。これらの出力の高パルスによりＲＲＱＳＱ信号が放
出され、どの象限が冗長度を使用しているのか正確な決
定を行うことができない。ＲＲＸＥゲートタイミングの
もう一つの重要な点は、動作サイクル後できるだけ速く
ゲーティングをスイッチオフする必要があることであ
る。これは「ＮＯＲ」ゲートＲＲＱＳデコーダを無効に
してプリチャージ時に高電流をなくすためである。

【００４５】図３４は、ＲＲＸＥ（ＲＯＷ冗長Ｘファク
タ評価）回路を示す。上述のＲＲＸ回路と同様正しいタ
イミングを達成するには、このＲＲＸＥ回路が行冗長デ
コーダの動作を妨げるように設計することである。こう
することにより、ＲＲＸＥ信号の適切なシーケンスによ
りＲＲＸ回路のゲートインが可能となる。ＲＲＸＥ回路
において、ＲＡ０及びＲＡ＿０はＲＲＤＥＣ内の冗長度
のアドレスを評価するのに使用される。回路をプリチャ
ージするのに使用される。ＰチャンネルトランジスタＭ
Ｐ１はＲＲＣＥＤ回路のものよりもはるかに大きいもの
である。それはスイッチオフを遅くしてＲＲＸＥの開始
を遅延せしめ、更にインバータＩＶ２により遅延が与え
られる。また、大きいトランジスタであるが故に節点Ｎ
２の高速プルアップが行われＲＲＱＳ「ＮＯＲ」ゲート
の入力が無効とされるので高電流が流れることが回避さ
れる。２つのバスゲートＭＮ２及びＭＮ３を使用してＲ
ＲＡ内のバスゲートを一致させることができる。ＲＬ１
＿及びＲＬ２信号を同時にゲートしてＭＰ１のゲートに
プリチャージ信号を与えることにより、ＲＬ１＿の立下
り縁によるプリチャージの早期スイッチオフ及びＲＬ２
の立下り縁によるプリチャージの遅いターンオンが可能
となる。ゲートされたＲＬ１＿及びＲＬ２信号は最後に
遅延ＲＲＸＥ信号によりゲートされ冗長回路のプリチャ
ージ信号ＲＲＬ２を発生することができる。このように
するのは、他の行冗長回路がプリチャージを行う前にＲ
ＲＸＥ回路がプリチャージサイクルとなるようなインタ
ーロックを行うことである。従って、ＲＲＸＥ回路のプ
リチャージにおいて、ＲＲＬ２の活性化によるこれらの
デコーダのプリチャージを開始する前に、様々なデコー
ダ入力を無効とすることができる。この結果、アクティ
ブ入力を有するデコーダであってデコーダ入力とプリチ
ャージサイクルとの衝突は存在しない。もし、この衝突
が生じると、デコーダ内に高電流が引き出されることと
なる。ここで、２つのフューズを溶断したことにより、
デバイス全体に対する行冗長回路を無効とすることがで
きる点に注意しなければならない。

【００４６】図３５は、ＲＲＱＳ（ＲＯＷ冗長象限選
択）回路を示す。上述の回路は冗長として使用される行
アドレスをデコードして識別してきたが、ＲＲＱＳ、象
限選択は更にデコーディングを行って冗長行がどの象限
に属するか識別する。デバイスには４つのＲＲＱＳ回路
があり、その各々がアレイの象限を選択する。ＲＲＱＳ
回路は１２入力「ＮＯＲ」ゲートとして設計されてい
る。この回路を設計する際、冗長アドレスが修理された
象限に属さない場合には、ＲＲＱＳの対応するフューズ
が溶断される。その象限は修理された行に対してフュー
ズは溶断されない。このようにすることにより、冗長行
がアドレスされその象限に属する場合は、常に節点Ｎ２
が低レベルになり活性化出力ＲＲＱＳ信号、即ち、ＴＬ
ＲＱ＿及びＲＲＱＳＱが生じる。冗長行がその象限に属
さないかアドレスされた冗長行でない場合は節点Ｎ２は
高レベルのままである。ＲＲＬ２信号はプリチャージ中
にＭＰ１をオンにしてＮ２を高レベルに充電するのに使
用する。インバータを有するＭＰ２は選択されない場合
にプリチャージレベルを節点Ｎ２に保持するのに使用さ
れる。設計により冗長アドレスは任意数の活性化する象
限を選択することもできることに留意すべきである。こ
れは、修理された行を有する象限に関するＲＲＱＳ回路
内の選定アドレスに対応するフューズを溶断しないこと
で実現される。ＲＲＱＳ回路のフューズは、溶断される
とプリデコーディングされたアドレスビット信号がトラ
ンジスタのゲートに印加されても節点Ｎ１の電位を放電
しない一方、フューズが溶断されず残っていると選択さ
れたトランジスタはこの節点Ｎ１を放電させることでイ
ンバータＩＶ２の出力を高論理レベルとすることができ
る。しかしながら、アドレスビット数が６４ＭＤＲＡＭ
以上になると１３ビットの状態を並列かつ同時にデコー
ディングしなければならないので、溶断後のフューズが
有する各固有抵抗の並列合成抵抗が低くなる。従って、
共通節点Ｎ１を介してインバータＩＶ２を駆動するＰチ
ャンネルトランジスタＭＰ１は全アドレスビットが高レ
ベルでトランジスタＭＮ１からＭＮ１２が導通した際
に、全フューズの並列合成抵抗とインバータＩＶ２を駆
動する強い駆動能力を有しなければならない。もし駆動
能力が十分にない場合は、真の一致信号を発生すること
ができないという誤動作を生ずることとなる。特に、電
源投入時にはリセット信号と共に、全アドレスビットが
高レベルになるのでこの危険が大きい。図３５で示した
フューズデコーダ回路ＲＲＱＳには共通接点Ｎ１をプル
アップするトランジスタＭＰ２は節点Ｎ１の電位を維持
するのに必要な小さなトランジスタで構成することがで
きるが、一旦共通接点Ｎ１の電位が下がると再度ＲＲＬ
２信号によりプリチャージされない限り次のサイクルの
冗長アドレスデコードができないことに注意しなければ
ならない。

【００４７】図３６は、冗長アドレス一致回路を示す。
図３１と図３２に示す冗長アドレス一致回路に比して動
作速度及び回路面積において改良された回路である。冗
長メモリを使用する際は付勢フューズＦＥを溶断すれば
足りる。ＰチャンネルトランジスタＰＣＨ＿１は、起動
信号ＳＴＡＲＴＵＰ６８により付勢されＲＥＮ＿信号を
発生する。この回路の前段で入力アドレスを低アクティ
ブ信号に調整されたアドレス信号ＡＦ＿０からＡＦ１１
とＲＥＮ＿信号を「ＮＯＲ」論理ゲート７０で論理演算
して出力信号を得ることができる。この信号は、プログ
ラム可能なフューズＦ０からＦ１１を介してワイヤード
「ＯＲ」に接続されたＮ１、Ｎ２及びＮ３に出力され
る。更に、この出力を「ＮＡＮＤ」論理ゲート６５に入
力して論理演算することで、アドレスフューズ一致信号
を得ることができる。従って、デバイスは欠陥メモリで
なく冗長メモリを使用することを判断する。ここでは、
各ＡＦ＿信号を「ＮＯＲ」ゲート７０に入力している
が、これを「ＮＡＮＤ」ゲートで構成し且つ「ＮＡＮ
Ｄ」ゲート６５を「ＮＯＲ」ゲートに変更すればこの回
路全体の動作速度をより速くすることもできる。また、
４個のフューズを一群として並列に使用するので、例え
ば、Ｆ０のフューズを残す場合には他のフューズＦ１，
Ｆ２，Ｆ３を溶断する必要がある。何故ならば、フュー
ズＦ０の出力が高レベルの場合、Ｆ１のフューズが残っ
ているとＦ１を通ってこの信号が「ＮＯＲ」ゲート出力
に引き込まれて論理誤動作若しくは回路を破壊する危険
があるためである。各「ＮＯＲ」ゲート７０は直列接続
されたフューズの溶断後の高抵抗値若しくは不完全な溶
断による中抵抗値では次段の「ＮＡＮＤ」論理ゲート６
５を駆動することができない。従って、アドレスの一致
信号は信頼性の高いものである。更に、Ｐチャンネルト
ランジスタＰＣＨ＿１のファンアウトは大きくなるが、
通常の動作状態で１２個程度のゲートを駆動すには通常
の大きさのトランジスタであればよい。ここでは、Ｎ
１，Ｎ２，Ｎ３に対応するアドレスデコーダの共通節点
としたが、全てのアドレスを１つの共通節点でワーヤー
ド接続することも可能である。この場合、図３６で示す
最終段の「ＮＡＮＤ」ゲート６５をインバータに変更す
ればよい。図３５に示したデコーダは共通接点Ｎ１をプ
リチャージした後でなければ冗長アドレスのデコードを
することができないが、図３６の回路はそのような制限
はない。即ち、ＳＴＡＲＴＵＰ信号で回路が付勢されて
いる限り、ＲＥＮ＿は活性化されているので、アドレス
信号ＡＦ＿０からＡＦ＿１１の論理状態が遷移した際、
新規サイクル用の冗長アドレス信号一致信号を発生する
ことができる。これは、スタティクカラムモード等の高
速アクセスに有効であることに注意しなければならな
い。

【００４８】図３７は、ＲＸＤＥＣ（冗長Ｘワードデコ
ーダ）回路を示す。冗長行の最終デコーディングとして
使用するＲＸＤＥＣ回路は、ワード線ドライバから冗長
行へ昇圧された電圧レベルが伝播される。ＲＸＤＥＣ回
路により各物理的冗長行が発生される。冗長度デコーデ
ィングは３入力「ＮＡＮＤ」ゲートにより行われる。与
えられた冗長アドレスによりＲＲＱＳＱは象限を識別し
ＲＲＸＵは各２５６Ｋアレイブロック内の４つの冗長行
の一つをデコードする。最後に正規の行デコーディング
が行われると、ブロック信号ＢＳＳＪＫ＿Ｍは１６個の
アレイブロックの一つを選択して行冗長デコーディング
を完了することができる。

【００４９】図３８は、ＲＲＤＳＰ（ＲＯＷ冗長デコー
ダセット信号）回路を示す。この回路の目的は、ＲＲＡ
及びＣＲＲＡ回路にパルスを発生して電源投入時におけ
る冗長アドレスを発生することである。また、一連の連
結されたインバータ及びコンデンサであって、これらの
インバータの入出力段は「ＮＡＮＤ」ゲートによりゲー
トされてパルスを与える。回路はＲＩＤを入力として利
用して電源投入時に励起される。ここで、全てのＲＲＡ
回路に１パルスを発生するのではなく異なる時間に４つ
のパルスが１２０個のＲＲＡ回路によって発生させられ
る。従って、高ピーク電流の原因となる全ＲＲＡ回路の
同時励起が回避され、ノイズ等の問題は起こらない。こ
の他，ＳＷ２Ａ，ＳＷ２Ｂ，ＳＷ２Ｃ，ＳＷ２Ｄの金属
マスクを変更することによりＲＲＤＳＰ１を有するＲＲ
ＤＳＰ０及びＲＲＤＳＰ３を有するＲＲＤＳＰ２のパル
ス幅を各々結合することにより４組のパルスの代わりに
２組のパルスを発生させることができる。パルス発生
後、出力ＣＲＤＳＴが励起される。これによりＣＲＤＳ
Ｐ回路内で列冗長アドレスラッチを行うパルス出力が開
始される。

【００５０】図３９は、ＲＲＡＴＳＴ回路を示す。この
回路の目的はＲＲＤＳＰの発生するパルスがＲＲＡアド
レスをラッチするのに十分か否かを検査することであ
る。これは内部プロービング（探針）のみ使用される。
ＲＲＡで使用されるフューズがコンデンサＭＰ１に置き
換えられる点を除けばＲＲＡＴＳＴはＲＲＡと同じであ
る。正規の入力を使用する代わりに、外部信号用のプロ
ーブパッドがＲＡ＿Ｘ上に置かれ、ＲＡＸ入力について
は、接地される。もう１つのプローブパッドがＲＲＤＳ
ＰＵ信号に並列接続される。これにより交番信号がラッ
チングすることができる。コンデンサＭＮ５は電源投入
時に節点Ｎ２を低レベルにする。この回路はＲＲＤＳＰ
Ｕパルス幅がコンデンサＭＰ１の節点Ｎ１を放電させる
のに十分であるか否か検査することができる。状態は節
点Ｎ１及びＮ３においてプローブパッドから監視するこ
とができる。デバイス内でデータの感知手順の動作連鎖
を行うセンスクロックは、任意の動作サイクル内で行ア
ドレスデコーディングが完了毎に励起される。これには
選択されたセンスアンプをオンにする様々なクロックの
発生が伴う。個々のセンスクロック回路に入る前に、６
４Ｍメモリのセンスアンプ回路について調査する。先
ず、象限は１６ブロックの５１２Ｋメモリアレイに分割
されている。８個のバンク構成のセンスアンプが１象限
内に配置され、これらのセンスアンプは中央ボンドパッ
ド列と並行して中央側からチップ辺側へ並べられる。チ
ップの使用面積を最小限とするために、６４ＭＤＲＡＭ
は共有のセンスアンプで設計されている。共有センスア
ンプ回路では、各センスアンプバンクは２つの５１２Ｋ
ビットのメモリアレイブロックにより共有される。すな
わち、１Ｍビットをセンスすることができる。従って、
各象限の両端にはセンスアンプバンクを有しないことに
注意しなければならない。各センスアンプバンクは２５
６個のセンスアンプを具備し、従って各バンクはその両
側のメモリアレイの２５６列を担当する。この回路にお
いて注意すべき点は同じセンスアンプが担当する２列は
同じＹアドレスを有せず、一方は奇数アドレス他方は偶
数アドレスとなることである。従って、この切り替えは
センスアンプを垂直に横切るＹＳ線の選択により行うこ
とができる。

【００５１】列冗長構成は、行冗長と同様、その目的は
不良列を置換して完全動作が可能なチップを完成するこ
とにある。チップ内の、メモリアレイは８象限に分割さ
れる。各象限は、２５６列の１６アレイブロックを有し
ている。各アレイブロックは６本の冗長列を有する。こ
れら冗長列はチップ中心に対向する側に設けることがで
きる。冗長列は一対のビット線（ＢＬ及びＢＬ＿）及び
センスアンプからなる。冗長行を任意の不良行と置換で
きる行冗長度回路と異なり列冗長修理は不良列のデータ
通路によって支配される。各アレイブロックは２つのセ
ンスアンプバンクによりサポートされる。これらの各バ
ンクが２つの異なるなるメイン（ＭＡＩＮ）Ｉ／Ｏ線に
対して２つのローカル（ＬＯＣＡＬ）Ｉ／Ｏデータ通路
を有している。従って、修理に対しては同じメインＩ／
Ｏ線を有する冗長列を使用する。

【００５２】冗長列アレイはブロックアレイと同様な形
態を有している。冗長センスアンプバンクは通常のセン
スアンプバンクを継続したものである。これら各バンク
には６個の冗長センスアンプを有している。また、セン
スアンプの最初の３個は偶数メインＩ／Ｏに接続されて
おり、他の３個のセンスアンプは奇数のメインＩ／Ｏに
接続されている。冗長修理に対して、最初にどのセンス
アンプに不良の列が接続しているかを知る必要がある。
不良列及び不具合を含むセンスアンプが識別されると、
それらはそのセンスアンプが同一のメインＩ／Ｏを有す
る冗長列と置換されることとなる。

【００５３】冗長度プログラミングにおいて、アレイブ
ロック内の各不良列に対して２つの隣接列を置換する必
要がある。２列は共通の列アドレスＣＡ１１からＣＡ１
を有している。同時に、次の８分空間の同じアドレスの
他の列が置換される。同時に２つの８分空間修理を行う
理由は行冗長回路の場合と同様である。一時に２列の修
理を行う他に、オプションとして同じ冗長デコーダを有
する列ＣＡ１１からＣＡ２の隣接４列を置換することが
できる。また、いくつかの象限を同じ冗長デコーダで置
換する全任意というオプションも考慮することができ
る。

【００５４】いくつかの列を置換できるかということに
ついては次のような制限がある。６４個の冗長デコーダ
は、６４論理列しか置換できないこと、アレイブロック
当り６個の物理的冗長列を有するが各修理は少なくとも
２列を使用するので各アレイブロックには３つの冗長可
な場所しかない。また、バンク当り６個の冗長センスア
ンプを有しその中の３個は偶数メインＩ／Ｏに接続され
他の３個は奇数のメインＩ／Ｏに接続されるので、これ
により同じメインＩ／Ｏで置換できるのは最大３に制限
される。更に、異なるブロックからの同じアドレスの列
に対する修理は、同じＲＡ８からＲＡ９アドレスを共有
しない場合には独立した冗長デコーダを追加する必要が
する。

【００５５】以上においては、本発明を実施例に関して
詳細に説明したが、この説明は単に例示的なものであ
り、限定的な意味のものとして解釈してはならない。更
に、本発明の実施例の細部における多くの変更及び本発
明の他の実施例は、この説明を参照した本技術分野に通
常に習熟した者にとっては明かであり、且つ実現可能で
あることを理解すべきである。例えば、上述の本発明を
ＤＲＡＭに関して説明したが、それらは読取り専用メモ
リ（ＲＯＭ）及びスタティックランダクアクセスメモリ
（ＳＲＡＭ）を含めて任意のメモリに対する冗長構成と
しても使用され得る。更に、Ｎチャンネルトランジスタ
はＰチャンネルトランジスタに置換することもできるこ
とや、電界効果トランジスタをバイポーラトランジスタ
に置換することも同様である。なお、ここで電界効果ト
ランジスタと称したものはＭＯＳトランジスタであり得
る。これら構成は、周知の半導体製造技術を用い、集積
回路上に形成される。全てのこのような変更及び他の実
施例は、特許請求の範囲に示されている本発明の真の範
囲及び技術思想内にある。

【００５６】

【発明の効果】本発明において開示される発明のうち代
表的なものによって得られる効果を簡単に説明すれば、
次の通りである。

【００５７】（１）半導体集積回路チップ内により多く
の電気回路を登載することができる。

【００５８】（２）サブマイクロン技術で製造される半
導体集積回路で発生する欠陥メモリセルを他のフューズ
溶断によりプログラム可能な冗長メモリセルに置換する
ことができる。

【００５９】（３）高速に且つ誤動作のない全メモリ象
限内の不具合メモリセル及び行線短絡不良を救済するた
めのメモリセル冗長機構を提供することができる。

【００６０】（４）低消費電力で動作するアドレス一致
信号発生回路を廉価な製造費用で提供することができ
る。

【００６１】（５）製造歩留まりを向上できる半導体集
積回路装置を提供することができる。

【００６２】

【図面の簡単な説明】

【図１】半導体メモリチップの平面図である。

【図２】メモリアレイの一部分の平面図である。

【図３】メモリアレイの一部分の斜視図である。

【図４】図３のメモリアレイの断面図である。

【図５】図１のチップを樹脂封止した状態の三次元図で
ある。

【図６】図５の半導体装置を組み立て説明図である。

【図７】図５の半導体装置の断面図である。

【図８】図１のチップのボンドパッド配置図である。

【図９】半導体メモリ装置の出力ピン配置図である。

【図１０】従来のアドレス一致回路である。

【図１１】１６ＭＤＲＡＭに使用することができるアド
レス一致回路である。

【図１２】１６メガＤＲＡＭに使用される他のアドレス
一致回路である。

【図１３】６４ＭＤＲＡＭのチップの平面図である。

【図１４】６４Ｍ×１ビットと１６Ｍ×４ビット構成の
６４ＭＤＲＡＭピン配置図である。

【図１５】８Ｍ×８ビット構成の６４ＭＤＲＡＭピン配
置図である。

【図１６】４Ｍ×１６ビット構成の６４ＭＤＲＡＭピン
配置図である。

【図１７】６４ＤＲＡＭの欠陥メモリセルを補償するた
めの冗長機構である。

【図１８】欠陥メモリ数と冗長度を歩留率によって表し
た相関図である。

【図１９】ＣＢＲ（ＣＡＳビフォアＲＡＳ）検出器の回
路図である。

【図２０】ＲＢＣ＿ＲＥＳＥＴ（ＲＡＳビフォアＣＡ
Ｓ）検出器の回路図である。

【図２１】ＲＢＣ＿ＲＥＳＥＴ（ＲＡＳビフォアＣＡＳ
リセット）の回路図である。

【図２２】ＰＡＤＡＢＵＦ（ＰＡＤ ＡＤＤＲＥＳＳ
ＢＵＦＦＥＲ）の回路図である。

【図２３】ＲＡＤＲ（ＲＯＷ ＡＤＤＲＥＳＳ ＤＲＩ
ＶＥＲ）の回路図である。

【図２４】ＢＩＴＣＯＵＮＴ（ＣＢＲ内部ビットカウン
タ）の回路図である。

【図２５】ＲＦ＆ＲＦ（ＣＯＤＥ ＲＯＷ ＦＡＣＴＯ
Ｒ）の回路図である。

【図２６】ＲＬＥＮ（ＲＯＷ ＬＯＧＩＣ ＥＮＡＢＬ
Ｅ）の回路図である。

【図２７】ＲＬＸＨ（ＲＯＷ ＬＯＧＩＣ Ｘ ＷＯＲ
Ｄ ＨＩＧＴ）の回路図である。

【図２８】ＲＤＤＲ（行デコーダドライバ）の回路であ
る。

【図２９】ＢＮＫＰＣ＿（バンク選択プリチャージクロ
ック発生器）の回路図である。

【図３０】ＸＤＥＣＭ（行デコーダ）の回路図を示す。

【図３１】ＲＲＡ（行冗長アドレス）発生器の回路図で
ある。

【図３２】ＲＲＤＥＣ（行冗長デコーダ）の回路図であ
る。

【図３３】ＲＲＸ（行冗長Ｘファクタ）発生器の回路図
である。

【図３４】ＲＲＸＥ（行冗長Ｘファクタ評価）の回路図
である。

【図３５】ＲＲＱＳ（行冗長象限選択）の回路図であ
る。

【図３６】冗長アドレス一致回路のフューズデコーダの
回路図である。

【図３７】ＲＸＤＥＣ（冗長Ｘワードデコーダ）の回路
図である。

【図３８】ＲＲＤＳＰ（行冗長デコーダセット信号）発
生器の回路図である。

【図３９】ＲＲＡＴＳＴの回路図である。

【符号の説明】

２ トランジスタ群 ３ Ｐチャンネルトランジスタ ４、１６４ 溶断フューズ ５、８、１６２ インバータ ６ インバータ群 ７ 「ＮＡＮＤ」ゲート １０ 半導体チップ １２ａ、１２ｂ、１２ｃ、１２ｄ メモリ象限 １５ ビット線コンタクト １６ メモリブロック １７ ビット線 １７ａ チタン層 １７ｂ 多結晶シリコン層 １８ デコーダ １９ ワード線 １９ａ 通過トランジスタのゲート ２２ 周辺回路 ２４ ボンドパッド ２６ 樹脂封止剤 ３０ リードフレーム ３２ ポリイミドテープ ３８ 電力供給バスリード ４０ ボンドワイヤ ４０ａ リードフィンガ ４１、４２ 相互接続線 ４３ 通過トランジスタ ４４、４５ トレンチキャパシタ領域 ４６ 半導体基板 ４７、５１、５３、５５ 絶縁物層 ４８ 電界板 ４９ 多重レベル相互接続線 ５０ 不純物領域 ５２ 記憶誘電体 ５４ ゲート酸化膜 ５６ ソース領域 ５８ ドレイン領域 ５９ 高濃度Ｎ型不純物拡散部 ６０ Ｐ−タンク領域 ６１ 窒化物層 ６２ 酸化物層 ６５ 「ＮＡＮＤ」論理ゲート ６８ 冗長機構起動信号 ７０ 「ＮＯＲ」論理ゲート １６６、１６８、１７０、１７２ 電界効果トランジス
タ １９４、１９６ ワード線 ２０２ 欠陥メモリ ２０４ 冗長メモリ ２０６ アドレスバス ２０８ フューズデコーダ ３００ 冗長付勢ライン ３０２ 冗長選択ライン ３０４ メモリブロック ３０６ 冗長行 ３０８ プリデコーダ ３１２ ＭＳ信号

【表１】 型 冗長方式 歩留制限（ブロック単位） 解読器数 冗長語線数 Ａ 全任意 ８語／４Ｍ（３２解読器／３２Ｍ） ６４個 ５１２本 Ｂ 全任意 ８語／４Ｍ（３２解読器／３２Ｍ） ６４個 ５１２本 Ｃ 固定 ２語／５１２Ｋ（２解読器／２Ｍ） ６４個 ５１２本 Ｄ 全任意 ２語／２Ｍ （２解読器／１６Ｍ） ８個 １２８本 Ｅ 半固定 ４語／５１２Ｋ（１２解読器／１６Ｍ）１２個 １２８本

───────────────────────────────────────────────────── フロントページの続き (72)発明者 那須 巧 茨城県稲敷郡美浦村木原2355番地 日本テ キサス・インスツルメンツ株式会社内 (72)発明者 岩井 秀俊 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内

Claims (3)

【特許請求の範囲】
1. 【請求項１】 行及び列のメモリアドレス信号を受け所
   定のメモリセルをアクセスする半導体メモリ装置であっ
   て、各々の入力手段が該メモリアドレス信号に接続され
   たプログラム可能な複数のフューズ手段、各フューズ手
   段の出力を共通接続する共通節点、この共通節点に接続
   されアドレス一致信号を発生するアドレス一致信号発生
   手段、このアドレス一致信号を受け欠陥メモリセルを冗
   長メモリセルに置換する手段を含む半導体メモリ装置。
2. 【請求項２】 行及び列のメモリアドレス信号を受け所
   定のメモリセルをアクセスする半導体メモリ装置であっ
   て、共通節点に接続されたプログラム可能な複数のフュ
   ーズ手段、冗長機構起動信号に応答してメモリアドレス
   信号を該フューズ手段に入力する手段、該共通節点の電
   位に応答して冗長アドレス一致信号を発生する手段、こ
   の冗長アドレス一致信号に応答して欠陥メモリセルを含
   む行又は列線を冗長メモリセルに接続された行又は列線
   に置換する手段を含む半導体メモリ装置。
3. 【請求項３】 行及び列のメモリアドレス信号を受け所
   定のメモリセルをアクセスする半導体メモリ装置であっ
   て、共通節点に一端が接続されたプログラム可能な複数
   のフューズ手段、冗長機構起動信号に応答してメモリア
   ドレス信号を該フューズ手段の他端に接続する手段、該
   共通節点の電位に応答して冗長アドレス一致信号を発生
   する手段、この冗長アドレス一致信号に応答して欠陥メ
   モリセルを含む行又は列線を冗長メモリセルに関連した
   行又は列線に置換する手段を含む半導体メモリ装置。