JPH065741B2 - プレーナ型半導体装置の製造方法 - Google Patents
プレーナ型半導体装置の製造方法Info
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- JPH065741B2 JPH065741B2 JP58024627A JP2462783A JPH065741B2 JP H065741 B2 JPH065741 B2 JP H065741B2 JP 58024627 A JP58024627 A JP 58024627A JP 2462783 A JP2462783 A JP 2462783A JP H065741 B2 JPH065741 B2 JP H065741B2
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- opening
- insulating film
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/60—Impurity distributions or concentrations
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Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明はプレーナ型半導体装置に係わり、特に接合の高
耐圧化を可能にしたプレーナ型半導体装置の製造方法に
関する。
耐圧化を可能にしたプレーナ型半導体装置の製造方法に
関する。
従来のｐｎｐｎ４層構造のプレーナ型サイリスタやｎｐ
ｎ３層構造のトランジスタの主要接合部の概略図を第１
図に、また第１図におけるａ−ｂ−ｃ断面の不純物濃度
分布を第２図に示した。
ｎ３層構造のトランジスタの主要接合部の概略図を第１
図に、また第１図におけるａ−ｂ−ｃ断面の不純物濃度
分布を第２図に示した。
通常プレーナ型サイリスタやトランジスタなどにおいて
は、不純物拡散により二重のプレーナ構造のｐｎ接合４
０，５０が形成された半導体基板１の表面をシリコンの
酸化膜等からなる絶縁被膜（図示せず）で被覆して高信
頼化を達成するようにしている。しかしｐｎ接合４０，
５０に逆方向電圧を印加すると半導体基板の表面が絶縁
被膜中又はその表面に存在する電荷により、導電率の変
化もしくは導電型反転現象を起こし、耐圧低下やもれ電
流の増加などの問題を生ずることがある。このような問
題は、ペース層２の表面の不純物濃度が低い程おきやす
いことから、通常ベース層２は例えば外向拡散を伴なわ
ないボロン拡散などによつて形成され、その不純物濃度
分布は第２図に示したように表面付近が濃度が最も大き
く、表面から内部にいく程濃度が小さくなる形となつて
いる。このような不純物濃度分布のベース層２を有する
ブレーナ構造の主接合５０に関しては導電型反転なども
おきにくく安定な接合耐圧が得やすい反面、エミツタ層
３とベース層２の間のｐｎ接合（以下ＥＢ接合）４０の
逆耐圧は通常数ボルト程度と低い値しか得られないとい
う問題がある。特にゲートターンオフサイリスタ（以下
ＧＴＯ）においては、ＥＢ接合４０に逆バイアスを印加
してターンオフさせるがターンオフ可能な最大アノード
電流はＥＢ接合４０の逆耐圧の大きさに比例するため、
電流容量を大きくするためにはＥＢ接合耐圧を大きくす
る必要がある。またＥＢ接合耐圧を大きくできれば、タ
ーンオフ時間が短かくできることおよびゲートターンオ
フ電荷を小さくできるなどの利点がある。またトランジ
スタにおいても高速にターンオフさせるためにＥＢ接合
間に逆バイアスを印加する場合もあり、ＥＢ接合耐圧は
高いにこしたことはない。
は、不純物拡散により二重のプレーナ構造のｐｎ接合４
０，５０が形成された半導体基板１の表面をシリコンの
酸化膜等からなる絶縁被膜（図示せず）で被覆して高信
頼化を達成するようにしている。しかしｐｎ接合４０，
５０に逆方向電圧を印加すると半導体基板の表面が絶縁
被膜中又はその表面に存在する電荷により、導電率の変
化もしくは導電型反転現象を起こし、耐圧低下やもれ電
流の増加などの問題を生ずることがある。このような問
題は、ペース層２の表面の不純物濃度が低い程おきやす
いことから、通常ベース層２は例えば外向拡散を伴なわ
ないボロン拡散などによつて形成され、その不純物濃度
分布は第２図に示したように表面付近が濃度が最も大き
く、表面から内部にいく程濃度が小さくなる形となつて
いる。このような不純物濃度分布のベース層２を有する
ブレーナ構造の主接合５０に関しては導電型反転なども
おきにくく安定な接合耐圧が得やすい反面、エミツタ層
３とベース層２の間のｐｎ接合（以下ＥＢ接合）４０の
逆耐圧は通常数ボルト程度と低い値しか得られないとい
う問題がある。特にゲートターンオフサイリスタ（以下
ＧＴＯ）においては、ＥＢ接合４０に逆バイアスを印加
してターンオフさせるがターンオフ可能な最大アノード
電流はＥＢ接合４０の逆耐圧の大きさに比例するため、
電流容量を大きくするためにはＥＢ接合耐圧を大きくす
る必要がある。またＥＢ接合耐圧を大きくできれば、タ
ーンオフ時間が短かくできることおよびゲートターンオ
フ電荷を小さくできるなどの利点がある。またトランジ
スタにおいても高速にターンオフさせるためにＥＢ接合
間に逆バイアスを印加する場合もあり、ＥＢ接合耐圧は
高いにこしたことはない。
このように従来のプレーナ型半導体装置においては、Ｅ
Ｂ装置耐圧が低く、特性に対する要求に十分応えられな
いという欠点があつた。また一方ＥＢ接合耐圧を高める
ためにベース層２の不純物濃度を第３図に示すように表
面より内部に濃度の極大をもつ形状にする方法もある
が、ベース層２の表面の不純物濃度が低いと表面層の導
電型が反転すること等により、プレーナ接合の場合に
は、ベース層２とコレクタ層１ａの間の主接合５０の阻
止特性が損なわれてしまう。
Ｂ装置耐圧が低く、特性に対する要求に十分応えられな
いという欠点があつた。また一方ＥＢ接合耐圧を高める
ためにベース層２の不純物濃度を第３図に示すように表
面より内部に濃度の極大をもつ形状にする方法もある
が、ベース層２の表面の不純物濃度が低いと表面層の導
電型が反転すること等により、プレーナ接合の場合に
は、ベース層２とコレクタ層１ａの間の主接合５０の阻
止特性が損なわれてしまう。
以上のように従来のプレーナ型半導体装置においては、
ベース層２とコレクタ層１ａの間の主接合５０とＥＢ間
接合４０の阻止特性を同時に満足することが難しい問題
があつた。
ベース層２とコレクタ層１ａの間の主接合５０とＥＢ間
接合４０の阻止特性を同時に満足することが難しい問題
があつた。
本発明の目的はかかる問題点を解決し、主接合及びＥＢ
間接合の阻止特性が共に優れたプレーナ型半導体装置の
製造方法を提供することにある。
間接合の阻止特性が共に優れたプレーナ型半導体装置の
製造方法を提供することにある。
本発明プレーナ型半導体装置の製造方法の特徴とすると
ころは、第一導電型の半導体基板の一主表面に第一の開
口を有する第二導電型の不純物を通し易い層とその上に
重ねられた第二電動型の不純物を通しにくい層からなる
第一の絶縁膜を形成する工程と、第一の絶縁膜の第一の
開口を通して半導体基板内に第二導電型の不純物を案内
して第二導電型の第一半導体領域を形成する工程と、第
一の絶縁膜の第一の開口に不純物を通し易い層とその上
に重ねられた第二導電型の不純物を通しにくい層を形成
し、これによって半導体基板の一主表面全面を再び第二
導電型の不純物を通し易い層とその上に重ねられた第二
導電型の不純物を通しにくい層からなる第二の絶縁膜で
被覆する工程と、半導体基板を第一半導体領域内の第二
導電型の不純物が拡散するに十分な温度で加熱する工程
と、第二の絶縁膜に第一半導体領域の一部が露出する第
二の開口を形成する工程と、半導体基板を第一半導体領
域内の第二導電型の不純物が拡散するに十分な温度で再
度加熱し、これによって第二の開口から第二導電型の不
純物を外向拡散して第一半導体領域の第二の開口に露出
する部分の最大不純物濃度位置を半導体基板を一主表面
から内部に後退させる工程と、第二の絶縁膜を除去した
後、半導体基板の一主表面全面に第一導電型の不純物を
通しにくい第三の絶縁膜を形成する工程と、第三の絶縁
膜の第二の開口と略同位置に第二の開口より小さい第三
の開口を形成する工程と、第三の絶縁膜の第三の開口を
通して半導体基板の第一半導体領域内に第一導電型の不
純物を案内して、第一半導体領域の最大不純物濃度位置
と略同じ深さの第一導電型の第二半導体領域を形成する
工程とを具備する点にある。
ころは、第一導電型の半導体基板の一主表面に第一の開
口を有する第二導電型の不純物を通し易い層とその上に
重ねられた第二電動型の不純物を通しにくい層からなる
第一の絶縁膜を形成する工程と、第一の絶縁膜の第一の
開口を通して半導体基板内に第二導電型の不純物を案内
して第二導電型の第一半導体領域を形成する工程と、第
一の絶縁膜の第一の開口に不純物を通し易い層とその上
に重ねられた第二導電型の不純物を通しにくい層を形成
し、これによって半導体基板の一主表面全面を再び第二
導電型の不純物を通し易い層とその上に重ねられた第二
導電型の不純物を通しにくい層からなる第二の絶縁膜で
被覆する工程と、半導体基板を第一半導体領域内の第二
導電型の不純物が拡散するに十分な温度で加熱する工程
と、第二の絶縁膜に第一半導体領域の一部が露出する第
二の開口を形成する工程と、半導体基板を第一半導体領
域内の第二導電型の不純物が拡散するに十分な温度で再
度加熱し、これによって第二の開口から第二導電型の不
純物を外向拡散して第一半導体領域の第二の開口に露出
する部分の最大不純物濃度位置を半導体基板を一主表面
から内部に後退させる工程と、第二の絶縁膜を除去した
後、半導体基板の一主表面全面に第一導電型の不純物を
通しにくい第三の絶縁膜を形成する工程と、第三の絶縁
膜の第二の開口と略同位置に第二の開口より小さい第三
の開口を形成する工程と、第三の絶縁膜の第三の開口を
通して半導体基板の第一半導体領域内に第一導電型の不
純物を案内して、第一半導体領域の最大不純物濃度位置
と略同じ深さの第一導電型の第二半導体領域を形成する
工程とを具備する点にある。
第１図に示す従来のプレーナ型半導体装置のＥＢ接合耐
圧（以下ＶEBと略す）が低い理由は次のように考えられ
る。即ち、ＶEBはＥＢ接合４０の位置におけるベース層
２の不純物濃度（以下ＮJEBと略す）で決まり、ＮJEBが
大きい程ＶEBが低くなる。従来のようにベース層２の不
純物濃度が表面に近づく程高い場合にはＥＢ接合４０の
各点のうち表面に近い位置ほどＮJEBが大きくなる。Ｖ
EBは表面付近のＮJEBの高い位置できまるためＶEBが低
くなつてしまうのである。
圧（以下ＶEBと略す）が低い理由は次のように考えられ
る。即ち、ＶEBはＥＢ接合４０の位置におけるベース層
２の不純物濃度（以下ＮJEBと略す）で決まり、ＮJEBが
大きい程ＶEBが低くなる。従来のようにベース層２の不
純物濃度が表面に近づく程高い場合にはＥＢ接合４０の
各点のうち表面に近い位置ほどＮJEBが大きくなる。Ｖ
EBは表面付近のＮJEBの高い位置できまるためＶEBが低
くなつてしまうのである。
一方ＥＢ接合４０の半導体基板の主表面と平行な平坦部
におけるＮJEBは装置のオンおよびオフ特性を左右する
重要な因子の１つであり要求される特性に応じて決定さ
れる。
におけるＮJEBは装置のオンおよびオフ特性を左右する
重要な因子の１つであり要求される特性に応じて決定さ
れる。
従つて、本発明によれば、ＥＢ接合の平坦部以外の点に
おけるＮJEBの値が平坦部のそれ以下であるから、ＶEB
の大きさは、要求される他の特性を満足する範囲内で最
も大きくできることになる。
おけるＮJEBの値が平坦部のそれ以下であるから、ＶEB
の大きさは、要求される他の特性を満足する範囲内で最
も大きくできることになる。
ところでオン・オフ特性を左右する他の重要な因子の１
つとしてベース層のシート抵抗（以下ρｓBと略す）が
あり、特性の揃つた装置を歩留りよく製作するためには
ρｓBを精密に制御する必要がある。特に通常のサイリ
スタとちがつてゲート信号によつてターンオンするばか
りでなく、ターンオフ機能も有するＧＴＯにおいては、
ρｓBの設計許容範囲がきわめて小さく、ρｓBの高精度
制御が極めて重要である。ρｓBの制御を容易にすると
いう観点からというベース層の不純物濃度分布は第３図
に示すようにエミツタ層の深さに相当する深さ付近ない
しはそれよりも深い位置に不純物濃度の最大値を有し、
方面に近づくにつれて不純物濃度が減少する形が望まし
い。しかしながらベース層の不純物濃度分布を第３図の
ようにした場合に、メサもしくはモード構造のようにｐ
ｎ接合が主表面において終端しない場合においては問題
ないが、ｐｎ接合が主表面で終端するプレーナ構造にお
いては、ベース表面の不純物濃度が低いと、主接合が逆
バイアスされた場合、ベース層表面が導電率の変化もし
くは極端な場合は導電型の反転現象等を生じ、主接合の
阻止特性が低下する問題がある。従つて、主接合がプレ
ーナ構造の場合には主接合が逆バイアスされた場合に、
ベース層表面の導電型の反転現象が起きないことはもち
ろん、空乏層がエミツタ層に到着しない程度に、主接合
が終端する表面近傍のベース層表面の不純物濃度を高め
ておく必要がある。
つとしてベース層のシート抵抗（以下ρｓBと略す）が
あり、特性の揃つた装置を歩留りよく製作するためには
ρｓBを精密に制御する必要がある。特に通常のサイリ
スタとちがつてゲート信号によつてターンオンするばか
りでなく、ターンオフ機能も有するＧＴＯにおいては、
ρｓBの設計許容範囲がきわめて小さく、ρｓBの高精度
制御が極めて重要である。ρｓBの制御を容易にすると
いう観点からというベース層の不純物濃度分布は第３図
に示すようにエミツタ層の深さに相当する深さ付近ない
しはそれよりも深い位置に不純物濃度の最大値を有し、
方面に近づくにつれて不純物濃度が減少する形が望まし
い。しかしながらベース層の不純物濃度分布を第３図の
ようにした場合に、メサもしくはモード構造のようにｐ
ｎ接合が主表面において終端しない場合においては問題
ないが、ｐｎ接合が主表面で終端するプレーナ構造にお
いては、ベース表面の不純物濃度が低いと、主接合が逆
バイアスされた場合、ベース層表面が導電率の変化もし
くは極端な場合は導電型の反転現象等を生じ、主接合の
阻止特性が低下する問題がある。従つて、主接合がプレ
ーナ構造の場合には主接合が逆バイアスされた場合に、
ベース層表面の導電型の反転現象が起きないことはもち
ろん、空乏層がエミツタ層に到着しない程度に、主接合
が終端する表面近傍のベース層表面の不純物濃度を高め
ておく必要がある。
本発明の特徴を図示すれば、第４図においてベース層２
の不純物濃度分布はエミツタ層３を含むＡ領域では第５
図のようにエミツタ層深さの付近の位置で不純物濃度が
ほぼ最大となり主表面に近づくにつれて不純物濃度が減
少する形とし、エミツタ層３を含まない主接合５０が表
面で終端する近傍のＢ領域では第６図に示すように表面
付近の不純物濃度が高くなるような不純物濃度分布とし
ている。これによつてＥＢ接合４０及び主接合５０の阻
止特性が共に良好なプレーナ型半導体装置を得ることが
できる。
の不純物濃度分布はエミツタ層３を含むＡ領域では第５
図のようにエミツタ層深さの付近の位置で不純物濃度が
ほぼ最大となり主表面に近づくにつれて不純物濃度が減
少する形とし、エミツタ層３を含まない主接合５０が表
面で終端する近傍のＢ領域では第６図に示すように表面
付近の不純物濃度が高くなるような不純物濃度分布とし
ている。これによつてＥＢ接合４０及び主接合５０の阻
止特性が共に良好なプレーナ型半導体装置を得ることが
できる。
第４図に示したようにＡ領域とＢ領域とで異なつた不純
物濃度分布をもつベース層２を形成する方法としてはい
くつか考えられる。いまベース層２の導電型がｐ型の場
合について一例を挙げればまずガリウム、アルミニウム
のように外向拡散を伴なう不純物を選択拡散し、まず第
３図のように表面により内部に不純物濃度の極大値を有
するベース層２を形成したのち、第４図のＢ領域に相当
する部分に例えばボロンを選択拡散して、Ｂ領域におけ
るｐベース層２の表面不純物濃度を高め第６図に示した
ような不純物濃度分布を得ることができる。また以下の
実施例で説明するように、ガリウムやアルミニウムのイ
オン打込み−ドライブイン拡散を利用する方法が本発明
のプレーナ型半導体装置を製作する上で極めて有効であ
る。
物濃度分布をもつベース層２を形成する方法としてはい
くつか考えられる。いまベース層２の導電型がｐ型の場
合について一例を挙げればまずガリウム、アルミニウム
のように外向拡散を伴なう不純物を選択拡散し、まず第
３図のように表面により内部に不純物濃度の極大値を有
するベース層２を形成したのち、第４図のＢ領域に相当
する部分に例えばボロンを選択拡散して、Ｂ領域におけ
るｐベース層２の表面不純物濃度を高め第６図に示した
ような不純物濃度分布を得ることができる。また以下の
実施例で説明するように、ガリウムやアルミニウムのイ
オン打込み−ドライブイン拡散を利用する方法が本発明
のプレーナ型半導体装置を製作する上で極めて有効であ
る。
以下、ＧＴＯを例にあげて本発明の一実施例を説明す
る。
る。
第７図にＧＴＯの製作プロセスを示す。用いた半導体基
板１はＦＺ，ｎ型，抵抗率約２０Ωcmのシリコンウエハ
である。このウエハを水蒸気と酸素の混合雰囲気中で８
００℃で１時間熱処理し、(a)図に示すように表面に約
５００Åの酸化膜（SiO2）１００を形成する。次に７５
０℃、１Ｔｏｒｒの雰囲気でSiH2Cl2とＮＨ3の反応によ
り試料の一表面にＳｉＮ１５０を形成する。約４０分で
1000Åの皮膜が得られる。続いて通常のホトエツチング
で所望のｐベース領域幅を得るため熱リン酸で窒化膜
（ＳｉＮ）１５０をエツチングし続いてＨＦとＮＨ４Ｆ
の混合エツチヤントでＳｉＯ２１００をエツチングす
る。(a)図が示すように59Ｇａ＋を７０ＫｅＶの加速エ
ネルギーで１×１０16cm-2投込み、打込みｐ層２１を形
成する。ＳｉＮ１５０はＡｌ及びＧａのあ拡散係数が小
さいので(a)図が示すように選択的に打込みｐ層２１を
形成することができる。続いて打込みｐ層２１上に再び
上記の方法で、ＳｉＯ２１００とSiN１５０を形成し、
窒素雰囲気中で、1250℃９時間ドライブをして打込みｐ
層をシリコンウエハ１中に深く拡散すると(b)図が示す
ようなｐベース層２を得ることができる。この場合Ｓｉ
ＮはＧａの外向拡散を防止できるので第６図に示したよ
うに表面に最大の不純物濃度を有し、内部にいくに従つ
て単調減少する不純物濃度分布が得られる。続いてｐベ
ース層２の表面のSiO2１００が及びSiNを(a)図で説明し
たのと同様の方法で一部分ホトエツチングし、(C)図に
示す開口部１５を設け、酸素雰囲気中で1250℃、１９時
間再びドライブする。そうすれば、Ｇａの外向拡散のた
め開口部１５の下のｐベース層２の不純物濃度分布は第
５図で示したような表面からある一定の距離に最大不純
物濃度を有し、表面に近づくに従つて低下したものとな
る。次に上記に示したＧａ拡散に使用したＳｉＮ１５０
を除去し、再びＳｉＯ２１００を形成し、ホトエツチン
グで(c)図に示した開口部１５の幅より狭い窓開けを
し、またシリコンウエハ１表面の一部も窓開けをし、PO
Cl3を原料として(d)図が示すようにｎエミツタ層３及び
チヤンネルカツトｎ＋層５を酸素雰囲気中で1000℃、１
時間拡散して形成する。ｎエミッタ層３は第４図に示す
ようにｐベース層２の最大不純物濃度位置ｂと略同じ深
さとなるように形成される。次に(d)図の工程中で形成
された裏面SiO2膜１００を除去して(e)図の構造にした
後、ボロンナイトライドウエハを用いて裏面にボロンデ
ボ層を形成しその後1200℃、５時間酸素雰囲気中でドラ
イブして(f)図に示すようにｐエミツタ層４を形成す
る。最後にｐベース層２、ｎエミツタ層３、ｐエミツタ
層４の電極と接触する所望の位置が露出するよう通常の
ホトエツチングにより窓開けをしアルミニウムなどの金
属を蒸着し、ホトエツチングにより、(g)図に示すよう
にゲート電極２００、カソード電極３００、アノード電
極４００を形成する。尚、不純物が拡散されなかつた部
分はＧＴＯのｎベース層１ａとして示されている。
板１はＦＺ，ｎ型，抵抗率約２０Ωcmのシリコンウエハ
である。このウエハを水蒸気と酸素の混合雰囲気中で８
００℃で１時間熱処理し、(a)図に示すように表面に約
５００Åの酸化膜（SiO2）１００を形成する。次に７５
０℃、１Ｔｏｒｒの雰囲気でSiH2Cl2とＮＨ3の反応によ
り試料の一表面にＳｉＮ１５０を形成する。約４０分で
1000Åの皮膜が得られる。続いて通常のホトエツチング
で所望のｐベース領域幅を得るため熱リン酸で窒化膜
（ＳｉＮ）１５０をエツチングし続いてＨＦとＮＨ４Ｆ
の混合エツチヤントでＳｉＯ２１００をエツチングす
る。(a)図が示すように59Ｇａ＋を７０ＫｅＶの加速エ
ネルギーで１×１０16cm-2投込み、打込みｐ層２１を形
成する。ＳｉＮ１５０はＡｌ及びＧａのあ拡散係数が小
さいので(a)図が示すように選択的に打込みｐ層２１を
形成することができる。続いて打込みｐ層２１上に再び
上記の方法で、ＳｉＯ２１００とSiN１５０を形成し、
窒素雰囲気中で、1250℃９時間ドライブをして打込みｐ
層をシリコンウエハ１中に深く拡散すると(b)図が示す
ようなｐベース層２を得ることができる。この場合Ｓｉ
ＮはＧａの外向拡散を防止できるので第６図に示したよ
うに表面に最大の不純物濃度を有し、内部にいくに従つ
て単調減少する不純物濃度分布が得られる。続いてｐベ
ース層２の表面のSiO2１００が及びSiNを(a)図で説明し
たのと同様の方法で一部分ホトエツチングし、(C)図に
示す開口部１５を設け、酸素雰囲気中で1250℃、１９時
間再びドライブする。そうすれば、Ｇａの外向拡散のた
め開口部１５の下のｐベース層２の不純物濃度分布は第
５図で示したような表面からある一定の距離に最大不純
物濃度を有し、表面に近づくに従つて低下したものとな
る。次に上記に示したＧａ拡散に使用したＳｉＮ１５０
を除去し、再びＳｉＯ２１００を形成し、ホトエツチン
グで(c)図に示した開口部１５の幅より狭い窓開けを
し、またシリコンウエハ１表面の一部も窓開けをし、PO
Cl3を原料として(d)図が示すようにｎエミツタ層３及び
チヤンネルカツトｎ＋層５を酸素雰囲気中で1000℃、１
時間拡散して形成する。ｎエミッタ層３は第４図に示す
ようにｐベース層２の最大不純物濃度位置ｂと略同じ深
さとなるように形成される。次に(d)図の工程中で形成
された裏面SiO2膜１００を除去して(e)図の構造にした
後、ボロンナイトライドウエハを用いて裏面にボロンデ
ボ層を形成しその後1200℃、５時間酸素雰囲気中でドラ
イブして(f)図に示すようにｐエミツタ層４を形成す
る。最後にｐベース層２、ｎエミツタ層３、ｐエミツタ
層４の電極と接触する所望の位置が露出するよう通常の
ホトエツチングにより窓開けをしアルミニウムなどの金
属を蒸着し、ホトエツチングにより、(g)図に示すよう
にゲート電極２００、カソード電極３００、アノード電
極４００を形成する。尚、不純物が拡散されなかつた部
分はＧＴＯのｎベース層１ａとして示されている。
以上の本実施例で述べた方法により製作した結果、ｎエ
ミツタ層３とｐベース層２間のＥＢ接合の耐圧は約２０
Ｖ、ｐベース層２とｎベース層１ａの間の主接合の耐圧
は約４００Ｖであり、ターンオフ性能の優れたゲートタ
ーンオフサイリスタを得ることができた。
ミツタ層３とｐベース層２間のＥＢ接合の耐圧は約２０
Ｖ、ｐベース層２とｎベース層１ａの間の主接合の耐圧
は約４００Ｖであり、ターンオフ性能の優れたゲートタ
ーンオフサイリスタを得ることができた。
本発明の不純物濃度分布を得る方法は、第７図に示した
製作プロセスだけに限られるものではない。
製作プロセスだけに限られるものではない。
以上説明したように、本発明によれば、ｎエミツタ層及
びｐベース層によつて形成されるプレーナ構造のｐｎ接
合における逆耐圧は高く、表面が安定化され、接合形成
におけるｐベース層のシート抵抗の制御が著しく向上す
ることにより、ゲートターンオフサイリスタやトランジ
スタに適用した場合には最大可制御電流の増大、ターン
オフタイムの短縮、ターンオフ電荷の減少等のターンオ
フ性能の優れた半導体装置を得ることが可能である。
びｐベース層によつて形成されるプレーナ構造のｐｎ接
合における逆耐圧は高く、表面が安定化され、接合形成
におけるｐベース層のシート抵抗の制御が著しく向上す
ることにより、ゲートターンオフサイリスタやトランジ
スタに適用した場合には最大可制御電流の増大、ターン
オフタイムの短縮、ターンオフ電荷の減少等のターンオ
フ性能の優れた半導体装置を得ることが可能である。
第１図は従来のプレーナ型サイリスタやトランジスタの
主要接合部の概略断面図、第２図は第１図におけるａ−
ｂ−ｃ線上の不純物濃度分布を示す図、第３図は従来よ
り公知の一不純物濃度分布を示す図、第４図は本発明の
製造方法によって製造したプレーナ型半導体装置の主要
接合部の概略断面図、第５図，第６図は第４図における
ａ−ｂ−ｃ線及びａ′−ｂ′−ｃ′線上のｐベースの不
純物濃度分布を示す図、第７図である。 １…半導体基板、１ａ…コレクタ層（ｎベース層）、２
…ｐベース層、３…ｎエミツタ層、４０…ＥＢ接合、５
０…主接合。
主要接合部の概略断面図、第２図は第１図におけるａ−
ｂ−ｃ線上の不純物濃度分布を示す図、第３図は従来よ
り公知の一不純物濃度分布を示す図、第４図は本発明の
製造方法によって製造したプレーナ型半導体装置の主要
接合部の概略断面図、第５図，第６図は第４図における
ａ−ｂ−ｃ線及びａ′−ｂ′−ｃ′線上のｐベースの不
純物濃度分布を示す図、第７図である。 １…半導体基板、１ａ…コレクタ層（ｎベース層）、２
…ｐベース層、３…ｎエミツタ層、４０…ＥＢ接合、５
０…主接合。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 本間 秀男 茨城県日立市幸町３丁目１番１号 株式会 社日立製作所日立研究所内 (56)参考文献 特開 昭50−38475（ＪＰ，Ａ) 特開 昭51−149779（ＪＰ，Ａ)
Claims (1)
- 【請求項１】第一導電型の半導体基板の一主表面に第一
の開口を有する第二導電型の不純物を通し易い層とその
上に重ねられた第二電動型の不純物を通しにくい層から
なる第一の絶縁膜を形成する工程と、 第一の絶縁膜の第一の開口を通して半導体基板内に第二
導電型の不純物を案内して第二導電型の第一半導体領域
を形成する工程と、 第一の絶縁膜の第一の開口に不純物を通し易い層とその
上に重ねられた第二導電型の不純物を通しにくい層を形
成し、これによって半導体基板の一主表面全面を再び第
二導電型の不純物を通し易い層とその上に重ねられた第
二導電型の不純物を通しにくい層からなる第二の絶縁膜
で被覆する工程と、 半導体基板を第一半導体領域内の第二導電型の不純物が
拡散するに十分な温度で加熱する工程と、 第二の絶縁膜に第一半導体領域の一部が露出する第二の
開口を形成する工程と、 半導体基板を第一半導体領域内の第二導電型の不純物が
拡散するに十分な温度で再度加熱し、これによって第二
の開口から第二導電型の不純物を外向拡散して第一半導
体領域の第二の開口に露出する部分の最大不純物濃度位
置を半導体基板の一主表面から内部に後退させる工程
と、 第二の絶縁膜を除去した後、半導体基板の一主表面全面
に第一導電型の不純物を通しにくい第三の絶縁膜を形成
する工程と、 第三の絶縁膜の第二の開口と略同位置に第二の開口より
小さい第三の開口を形成する工程と、 第三の絶縁膜の第三の開口を通して半導体基板の第一半
導体領域内に第一導電型の不純物を案内して、第一半導
体領域の最大不純物濃度位置と略同じ深さの第一導電型
の第二半導体領域を形成する工程と、を具備することを
特徴とするプレーナ型半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58024627A JPH065741B2 (ja) | 1983-02-18 | 1983-02-18 | プレーナ型半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58024627A JPH065741B2 (ja) | 1983-02-18 | 1983-02-18 | プレーナ型半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59151462A JPS59151462A (ja) | 1984-08-29 |
| JPH065741B2 true JPH065741B2 (ja) | 1994-01-19 |
Family
ID=12143372
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58024627A Expired - Lifetime JPH065741B2 (ja) | 1983-02-18 | 1983-02-18 | プレーナ型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH065741B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN114975652B (zh) * | 2022-07-25 | 2022-12-23 | 浙江晶科能源有限公司 | 一种光伏电池及光伏电池的制造方法 |
-
1983
- 1983-02-18 JP JP58024627A patent/JPH065741B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59151462A (ja) | 1984-08-29 |
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