JPH065752B2 - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は電界効果トランジスタ、特に高周波用かつ電
力増幅用の電界効果トランジスタに関する。
力増幅用の電界効果トランジスタに関する。
（従来の技術） 電界効果トランジスタ、例えばＭＯＳ型電界効果トラン
ジスタ（以下、ＭＯＳＦＥＴと称する）の高周波特性を
向上させるためには、ゲート抵抗Ｒｇ、ソース抵抗Ｒ
ｓ、ゲート入力容量Ｃissをそれぞれ小さくし、かつ伝
達コンダクタンスｇｍを大きくする必要がある。このた
め、高周波用のＭＯＳＦＥＴではゲート電極に対してソ
ース、ドレイン領域を自己整合的に形成することが必要
不可欠であり、従って、このようなＭＯＳＦＥＴではモ
リブデン（Ｍｏ）、タングステン（Ｗ）、タンタル（Ｔ
ａ）、チタン（Ｔｉ）等の高融点金属とシリコンとの化
合物材料でゲート電極を構成するようにしている。すな
わち、自己整合的にソース、ドレイン領域を形成する際
には、ゲート電極をマスクにして不純物イオンを基板に
対してイオン注入した後、１０００℃前後の高温アニー
ルを行なって注入イオンを活性化するための加熱工程が
入る。ところが、電極材料として一般に広く利用されて
いるアルミニューム等の低融点金属でゲート電極を構成
した場合には、この加熱工程の際にゲート電極が溶解し
てしまう。従って、自己整合的にソース，ドレイン領域
を拡散形成する場合には高融点金属材料を用いてゲート
電極を構成する必要がある。
ジスタ（以下、ＭＯＳＦＥＴと称する）の高周波特性を
向上させるためには、ゲート抵抗Ｒｇ、ソース抵抗Ｒ
ｓ、ゲート入力容量Ｃissをそれぞれ小さくし、かつ伝
達コンダクタンスｇｍを大きくする必要がある。このた
め、高周波用のＭＯＳＦＥＴではゲート電極に対してソ
ース、ドレイン領域を自己整合的に形成することが必要
不可欠であり、従って、このようなＭＯＳＦＥＴではモ
リブデン（Ｍｏ）、タングステン（Ｗ）、タンタル（Ｔ
ａ）、チタン（Ｔｉ）等の高融点金属とシリコンとの化
合物材料でゲート電極を構成するようにしている。すな
わち、自己整合的にソース、ドレイン領域を形成する際
には、ゲート電極をマスクにして不純物イオンを基板に
対してイオン注入した後、１０００℃前後の高温アニー
ルを行なって注入イオンを活性化するための加熱工程が
入る。ところが、電極材料として一般に広く利用されて
いるアルミニューム等の低融点金属でゲート電極を構成
した場合には、この加熱工程の際にゲート電極が溶解し
てしまう。従って、自己整合的にソース，ドレイン領域
を拡散形成する場合には高融点金属材料を用いてゲート
電極を構成する必要がある。
さらに大電力を取り扱う電力増幅用のＭＯＳＦＥＴで
は、伝達コンダクタンスｇｍを大きくし、熱抵抗を小さ
くするため、小さなＦＥＴセルを複数並列に接続して構
成することが行われている。
は、伝達コンダクタンスｇｍを大きくし、熱抵抗を小さ
くするため、小さなＦＥＴセルを複数並列に接続して構
成することが行われている。
第３図は高融点金属材料を用いてゲート電極を構成した
従来の高周波用並びに電力増幅用のＭＯＳＦＥＴの構成
を示すものであり、第３図（ａ）はパターン平面図、第
３図（ｂ）は同図（ａ）のＡ−Ａ′線に沿った断面図で
ある。図において、40はＰ＋型のシリコン基板、41はＰ
型のシリコンエピタキシャル層、42はゲート用シリコン
酸化膜、43は高融点金属例えばモリブデンとシリコンと
の化合物からなるゲート電極層、44は層間絶縁膜、45は
アルミニュームなどの金属からなるソース電極、46は同
じくドレイン電極、47は図示しないドレイン層と上記ド
レイン電極46とのコンタクトホール、48は図示しないソ
ース層と上記ソース電極45とのコンタクトホール、49は
ゲート取り出し用ボンディング電極、50は上記ゲート電
極層43と上記ゲート取り出し用ボンディング電極49との
コンタクトホール、51はドレイン取り出し用ボンディン
グ電極、52はソース取り出し用ボンディング電極であ
る。
従来の高周波用並びに電力増幅用のＭＯＳＦＥＴの構成
を示すものであり、第３図（ａ）はパターン平面図、第
３図（ｂ）は同図（ａ）のＡ−Ａ′線に沿った断面図で
ある。図において、40はＰ＋型のシリコン基板、41はＰ
型のシリコンエピタキシャル層、42はゲート用シリコン
酸化膜、43は高融点金属例えばモリブデンとシリコンと
の化合物からなるゲート電極層、44は層間絶縁膜、45は
アルミニュームなどの金属からなるソース電極、46は同
じくドレイン電極、47は図示しないドレイン層と上記ド
レイン電極46とのコンタクトホール、48は図示しないソ
ース層と上記ソース電極45とのコンタクトホール、49は
ゲート取り出し用ボンディング電極、50は上記ゲート電
極層43と上記ゲート取り出し用ボンディング電極49との
コンタクトホール、51はドレイン取り出し用ボンディン
グ電極、52はソース取り出し用ボンディング電極であ
る。
ところで、高融点金属とシリコンとの化合物材料でゲー
ト電極を構成したＭＯＳＦＥＴでは、ゲート電極の比抵
抗がアルミニュームなどと比べて約２ないし数百倍も大
きくなってしまう。また、比抵抗が比較的小さなモリブ
デンやタングステンなどでは水との反応性が強く、半導
体装置の製造に使用するには信頼性が不十分である。こ
のため、従来の電界効果トランジスタではゲート抵抗Ｒ
ｇを十分に小さくすることができず、この結果、高周波
特性が制限されていた。特に、大電力用の複数セル形の
場合には、各セルのゲート相互間の配線もゲート電極層
で行われているため、ゲート取り出し用ボンディング電
極から遠く離れたセルほど、また同じセルでもボンディ
ング電極から離れる程、配線の抵抗が増加する。このた
め、高周波特性が悪化し、セル間の動作のバランスも悪
くなり、高周波出力が十分に取出せないという問題があ
る。
ト電極を構成したＭＯＳＦＥＴでは、ゲート電極の比抵
抗がアルミニュームなどと比べて約２ないし数百倍も大
きくなってしまう。また、比抵抗が比較的小さなモリブ
デンやタングステンなどでは水との反応性が強く、半導
体装置の製造に使用するには信頼性が不十分である。こ
のため、従来の電界効果トランジスタではゲート抵抗Ｒ
ｇを十分に小さくすることができず、この結果、高周波
特性が制限されていた。特に、大電力用の複数セル形の
場合には、各セルのゲート相互間の配線もゲート電極層
で行われているため、ゲート取り出し用ボンディング電
極から遠く離れたセルほど、また同じセルでもボンディ
ング電極から離れる程、配線の抵抗が増加する。このた
め、高周波特性が悪化し、セル間の動作のバランスも悪
くなり、高周波出力が十分に取出せないという問題があ
る。
さらに、低ノイズの高周波用電界効果トランジスタで
は、ゲート抵抗が高くなることにより、ノイズが十分に
低くならないという問題が発生する。
は、ゲート抵抗が高くなることにより、ノイズが十分に
低くならないという問題が発生する。
（発明が解決しようとする問題点） このように従来の電界効果トランジスタではゲート抵抗
を低くすることができず、これにより高出力化、低ノイ
ズ化が容易に行なえないという欠点がある。
を低くすることができず、これにより高出力化、低ノイ
ズ化が容易に行なえないという欠点がある。
この発明は上記のような事情を考慮してなされたもので
あり、その目的はゲート抵抗を十分に低くすることがで
き、これにより高出力化、低ノイズ化を容易に達成する
ことができる電界効果トランジスタを提供することにあ
る。
あり、その目的はゲート抵抗を十分に低くすることがで
き、これにより高出力化、低ノイズ化を容易に達成する
ことができる電界効果トランジスタを提供することにあ
る。
［発明の構成］ （問題点を解決するための手段） この発明の電界効果トランジスタは、第１導電型の半導
体基体と、上記基体の表面に交互に設けられた第２導電
型のドレイン、ソース層と、上記ドレイン、ソース層相
互間に位置するように設けられた第１導電型のチャネル
領域と、上記チャネル領域上にゲート絶縁膜を介して設
けられ、かつチャネル領域外に位置する延在部を有し、
高融点金属を含んで構成されたゲート電極用導電体層
と、上記ゲート電極用導電体層を覆うようにして設けら
れた層間絶縁膜と、上記層間絶縁膜に対し上記ドレイン
層表面に達するように開口された開口部を通じて各一端
側がドレイン層に接続され、他端側が共通に接続されて
ドレイン取り出し用導電体層とされ、上記ゲート電極用
導電体層よりも低抵抗の導電体層を用いて構成されたド
レイン電極と、上記層間絶縁膜に対し上記ソース層表面
に達するように開口された開口部を通じて各一端側がソ
ース層に接続され、他端側が共通に接続されてソース取
り出し用導電体層とされ、上記ドレイン電極と同一層の
導電体層を用いて構成されたソース電極と、上記層間絶
縁膜に対して開口された開口部を通じて上記ゲート電極
用導電体層に接続され、上記ソース取り出し用ボンディ
ング電極と同じ側に引き出されたゲート電極取り出し用
導電体層と、上記ソース電極の他端側共通接続部付近で
上記層間絶縁膜に対して開口された開口部を通じて上記
ゲート電極用導電体層に接続され、上記ソース電極及び
ドレイン電極と同一層の導電体層を用いて構成され、か
つ複数の島状に分割されたゲート抵抗降下用導電体層と
を具備し、上記島状に分割された複数の各ゲート抵抗降
下用導電体層相互間には上記ソース電極の一部がそれぞ
れ存在していることを特徴とする。
体基体と、上記基体の表面に交互に設けられた第２導電
型のドレイン、ソース層と、上記ドレイン、ソース層相
互間に位置するように設けられた第１導電型のチャネル
領域と、上記チャネル領域上にゲート絶縁膜を介して設
けられ、かつチャネル領域外に位置する延在部を有し、
高融点金属を含んで構成されたゲート電極用導電体層
と、上記ゲート電極用導電体層を覆うようにして設けら
れた層間絶縁膜と、上記層間絶縁膜に対し上記ドレイン
層表面に達するように開口された開口部を通じて各一端
側がドレイン層に接続され、他端側が共通に接続されて
ドレイン取り出し用導電体層とされ、上記ゲート電極用
導電体層よりも低抵抗の導電体層を用いて構成されたド
レイン電極と、上記層間絶縁膜に対し上記ソース層表面
に達するように開口された開口部を通じて各一端側がソ
ース層に接続され、他端側が共通に接続されてソース取
り出し用導電体層とされ、上記ドレイン電極と同一層の
導電体層を用いて構成されたソース電極と、上記層間絶
縁膜に対して開口された開口部を通じて上記ゲート電極
用導電体層に接続され、上記ソース取り出し用ボンディ
ング電極と同じ側に引き出されたゲート電極取り出し用
導電体層と、上記ソース電極の他端側共通接続部付近で
上記層間絶縁膜に対して開口された開口部を通じて上記
ゲート電極用導電体層に接続され、上記ソース電極及び
ドレイン電極と同一層の導電体層を用いて構成され、か
つ複数の島状に分割されたゲート抵抗降下用導電体層と
を具備し、上記島状に分割された複数の各ゲート抵抗降
下用導電体層相互間には上記ソース電極の一部がそれぞ
れ存在していることを特徴とする。
（作用） この発明の電界効果トランジスタでは、比抵抗が小さな
導電体層をゲート電極用導電体層に並列に接続すること
により低ゲート抵抗を実現するようにしたものである。
導電体層をゲート電極用導電体層に並列に接続すること
により低ゲート抵抗を実現するようにしたものである。
（実施例） 以下、図面を参照してこの発明の実施例を説明する。
第１図はこの発明に係る電界効果トランジスタをＭＯＳ
型電界効果トランジスタに実施した場合の構成を示すも
のであり、第１図（ａ）はパターン平面図、第１図
（ｂ）は同図（ａ）のＡ−Ａ′線に沿った断面図、第１
図（ｃ）は同図（ａ）のＢ−Ｂ′線に沿った断面図であ
る。図において、10はＰ型不純物を高濃度に含むＰ＋型
のシリコン基板、11はこの基板10上にエピタキシャル法
によって形成されたＰ型のシリコンエピタキシャル層で
ある。12はこのシリコンエピタキシャル層11の表面にボ
ロン（Ｂ）をイオン注入して形成されたＰ＋型のチャネ
ルストッパ層であり、このチャネルストッパ層12はチャ
ネル領域を囲むような形状に形成されている。
型電界効果トランジスタに実施した場合の構成を示すも
のであり、第１図（ａ）はパターン平面図、第１図
（ｂ）は同図（ａ）のＡ−Ａ′線に沿った断面図、第１
図（ｃ）は同図（ａ）のＢ−Ｂ′線に沿った断面図であ
る。図において、10はＰ型不純物を高濃度に含むＰ＋型
のシリコン基板、11はこの基板10上にエピタキシャル法
によって形成されたＰ型のシリコンエピタキシャル層で
ある。12はこのシリコンエピタキシャル層11の表面にボ
ロン（Ｂ）をイオン注入して形成されたＰ＋型のチャネ
ルストッパ層であり、このチャネルストッパ層12はチャ
ネル領域を囲むような形状に形成されている。
上記シリコンエピタキシャル層11の表面には、リン
（Ｐ）のイオン注入により形成されたドレインＮウエル
層13、同じくリン（Ｐ）のイオン注入により形成された
Ｎ−型のドレイン層14、ヒ素（Ａｓ）のイオン注入によ
り形成されたＮ＋型のソース層15及びヒ素（Ａｓ）のイ
オン注入により形成されたＮ＋型のソースコンタクト層
16がそれぞれ設けられている。
（Ｐ）のイオン注入により形成されたドレインＮウエル
層13、同じくリン（Ｐ）のイオン注入により形成された
Ｎ−型のドレイン層14、ヒ素（Ａｓ）のイオン注入によ
り形成されたＮ＋型のソース層15及びヒ素（Ａｓ）のイ
オン注入により形成されたＮ＋型のソースコンタクト層
16がそれぞれ設けられている。
また、上記シリコンエピタキシャル層11の表面には例え
ば酸化法などの方法により、厚さ １０００Å程度のゲート絶縁膜用のシリコン酸化膜17が
形成されている。さらに、上記シリコン酸化膜17上に
は、高融点金属例えばモリブデンとシリコンとの化合物
からなるゲート電極層18がパターニング形成されてい
る。このゲート電極層18は上記ドレイン層14とソース層
15との間のチャネル領域上に設けられていることはもち
ろんのこと、さらにその一部はチャネル領域外に延長さ
れて延在部19が形成されている。なお、上記Ｎ−型のド
レイン層14及びＮ＋型のソース層15は、このゲート電極
層18をマスクにして所定の不純物イオンをシリコンエピ
タキシャル層11に対してイオン注入した後、注入イオン
を１０００℃、３０分でアニール処理して活性化するこ
とにより形成されている。
ば酸化法などの方法により、厚さ １０００Å程度のゲート絶縁膜用のシリコン酸化膜17が
形成されている。さらに、上記シリコン酸化膜17上に
は、高融点金属例えばモリブデンとシリコンとの化合物
からなるゲート電極層18がパターニング形成されてい
る。このゲート電極層18は上記ドレイン層14とソース層
15との間のチャネル領域上に設けられていることはもち
ろんのこと、さらにその一部はチャネル領域外に延長さ
れて延在部19が形成されている。なお、上記Ｎ−型のド
レイン層14及びＮ＋型のソース層15は、このゲート電極
層18をマスクにして所定の不純物イオンをシリコンエピ
タキシャル層11に対してイオン注入した後、注入イオン
を１０００℃、３０分でアニール処理して活性化するこ
とにより形成されている。
20はＣＶＤ法（化学的気相成長法）により、延在部19を
含む上記ゲート電極層18を覆うように形成された層間絶
縁膜としてのシリコン酸化膜である。そして、このシリ
コン酸化膜20及びその下層のシリコン酸化膜17からなる
積層構造に対し周知のフォトリソグラフ及びエッチング
技術により、上記各ドレインＮウエル層13と各ソースコ
ンタクト層16の表面に通じるコンタクトホール21、22が
開口されている。また、ゲート電極層18の延在部19の端
部にはゲート電極層18の表面に通じるコンタクトホール
23が開口されている。さらに、ゲート電極層18の延在部
19にはゲート電極層18の表面に通じる複数個（この実施
例では４個）のコンタクトホール24が開口されている。
含む上記ゲート電極層18を覆うように形成された層間絶
縁膜としてのシリコン酸化膜である。そして、このシリ
コン酸化膜20及びその下層のシリコン酸化膜17からなる
積層構造に対し周知のフォトリソグラフ及びエッチング
技術により、上記各ドレインＮウエル層13と各ソースコ
ンタクト層16の表面に通じるコンタクトホール21、22が
開口されている。また、ゲート電極層18の延在部19の端
部にはゲート電極層18の表面に通じるコンタクトホール
23が開口されている。さらに、ゲート電極層18の延在部
19にはゲート電極層18の表面に通じる複数個（この実施
例では４個）のコンタクトホール24が開口されている。
25は上記各コンタクトホール21を介して上記ドレインＮ
ウエル層13に接続され、モリブデンとシリコンとの化合
物からなる上記ゲート電極層18よりも抵抗率が低くかつ
低融点の金属、例えばアルミニュームからなるドレイン
電極であり、26は上記各コンタクトホール22を介して上
記ソースコンタクト層16に接続されたアルミニュームか
らなるソース電極である。そして、上記ドレイン電極25
の一部が広く形成されてここがドレイン取り出し用ボン
ディング電極27にされ、かつ上記ソース電極26の２箇所
が広く形成されてそれぞれがソース取り出し用ボンディ
ング電極28にされている。29は上記コンタクトホール23
を介して上記ゲート電極層18に接続されたアルミニュー
ムからなるゲート取り出し用ボンディング電極である。
30はそれぞれ上記複数個の各コンタクトホール24を介し
て上記ゲート電極層18の延在部19に接続されたアルミニ
ュームからなる島状電極である。なお、上記ドレイン電
極25、ソース電極26、ドレイン取り出し用ボンディング
電極27、ソース取り出し用ボンディング電極28、ゲート
取り出し用ボンディング電極29及び島状電極30はそれぞ
れ、上記各コンタクトホールの開口後に全面にアルミニ
ュームを真空蒸着法により堆積し、これをパターニング
することにより同時に形成されている。すなわち、この
ような構成でなる電界効果トランジスタでは、Ｐ型のシ
リコンエピタキシャル層11の表面に交互にドレイン、ソ
ース層14、15が設けられ、上記ドレイン、ソース層14、
15相互間に位置するようにチャネル領域が設けられ、こ
のチャネル領域上にはゲート絶縁膜用のシリコン酸化膜
17を介してゲート電極層18が設けられ、このゲート電極
層18はチャネルネル領域外に位置する延在部19を有し、
このゲート電極層18上には層間絶縁膜であるシリコン酸
化膜20が設けられる。また、この電界効果トランジスタ
では、上記シリコン酸化膜20に対し上記ドレイン層14表
面に達するように開口された開口部を通じて各一端側が
ドレイン層に接続され、他端側が共通に接続されてドレ
イン取り出し用ボンディング電極27とされたドレイン電
極25と、上記シリコン酸化膜20に対し上記ソース層15表
面に達するように開口された開口部を通じて各一端側が
ソース層に接続され、他端側が共通に接続されてソース
取り出し用ボンディング電極28とされたソース電極26
と、上記シリコン酸化膜20に対して開口された開口部を
通じて上記ゲート電極層18に接続されるゲート電極取り
出し用ボンディング電極29と、上記シリコン酸化膜20に
対して開口された開口部を通じて上記ゲート電極層18に
接続され、上記ソース電極14及びドレイン電極15と同一
層の導電体層を用いて構成された島状電極30とが設けら
れている。そして、島状電極30の相互間にはソース電極
26が存在するように構成されている。このような構成の
ＭＯＳＦＥＴでは、ゲート電極層18のチャネル領域上以
外の延在部19において、このゲート電極層18にゲート電
極層18よりも抵抗率が低い島状電極30を接続するように
したものである。このため、この延在部19において、ゲ
ート電極層18に対して抵抗率が低い島状電極30が並列接
続された状態となり、延在部19の抵抗が実質的に低くな
り、ゲート抵抗Ｒｇの低減化を図ることができる。例え
ば、従来のようにモリブデンとシリコンの化合物からな
る材料のみでゲート電極層を構成した場合に１０Ω前後
であったゲート抵抗Ｒｇの値は、上記実施例のように構
成することにより２Ω程度にすることができた。この結
果、従来装置では周波数が５００ＭHzで出力５０Ｗのと
きの効率が３０％程度であったものが、上記実施例では
周波数が８６０ＭHzで出力５０Ｗのときの効率を６０％
程度にまで改善することができ、高周波領域における周
波数特性と出力特性の大幅な向上を図ることができた。
また、ゲート抵抗を低くすることができるため、低ノイ
ズ化が容易に行なえる。
ウエル層13に接続され、モリブデンとシリコンとの化合
物からなる上記ゲート電極層18よりも抵抗率が低くかつ
低融点の金属、例えばアルミニュームからなるドレイン
電極であり、26は上記各コンタクトホール22を介して上
記ソースコンタクト層16に接続されたアルミニュームか
らなるソース電極である。そして、上記ドレイン電極25
の一部が広く形成されてここがドレイン取り出し用ボン
ディング電極27にされ、かつ上記ソース電極26の２箇所
が広く形成されてそれぞれがソース取り出し用ボンディ
ング電極28にされている。29は上記コンタクトホール23
を介して上記ゲート電極層18に接続されたアルミニュー
ムからなるゲート取り出し用ボンディング電極である。
30はそれぞれ上記複数個の各コンタクトホール24を介し
て上記ゲート電極層18の延在部19に接続されたアルミニ
ュームからなる島状電極である。なお、上記ドレイン電
極25、ソース電極26、ドレイン取り出し用ボンディング
電極27、ソース取り出し用ボンディング電極28、ゲート
取り出し用ボンディング電極29及び島状電極30はそれぞ
れ、上記各コンタクトホールの開口後に全面にアルミニ
ュームを真空蒸着法により堆積し、これをパターニング
することにより同時に形成されている。すなわち、この
ような構成でなる電界効果トランジスタでは、Ｐ型のシ
リコンエピタキシャル層11の表面に交互にドレイン、ソ
ース層14、15が設けられ、上記ドレイン、ソース層14、
15相互間に位置するようにチャネル領域が設けられ、こ
のチャネル領域上にはゲート絶縁膜用のシリコン酸化膜
17を介してゲート電極層18が設けられ、このゲート電極
層18はチャネルネル領域外に位置する延在部19を有し、
このゲート電極層18上には層間絶縁膜であるシリコン酸
化膜20が設けられる。また、この電界効果トランジスタ
では、上記シリコン酸化膜20に対し上記ドレイン層14表
面に達するように開口された開口部を通じて各一端側が
ドレイン層に接続され、他端側が共通に接続されてドレ
イン取り出し用ボンディング電極27とされたドレイン電
極25と、上記シリコン酸化膜20に対し上記ソース層15表
面に達するように開口された開口部を通じて各一端側が
ソース層に接続され、他端側が共通に接続されてソース
取り出し用ボンディング電極28とされたソース電極26
と、上記シリコン酸化膜20に対して開口された開口部を
通じて上記ゲート電極層18に接続されるゲート電極取り
出し用ボンディング電極29と、上記シリコン酸化膜20に
対して開口された開口部を通じて上記ゲート電極層18に
接続され、上記ソース電極14及びドレイン電極15と同一
層の導電体層を用いて構成された島状電極30とが設けら
れている。そして、島状電極30の相互間にはソース電極
26が存在するように構成されている。このような構成の
ＭＯＳＦＥＴでは、ゲート電極層18のチャネル領域上以
外の延在部19において、このゲート電極層18にゲート電
極層18よりも抵抗率が低い島状電極30を接続するように
したものである。このため、この延在部19において、ゲ
ート電極層18に対して抵抗率が低い島状電極30が並列接
続された状態となり、延在部19の抵抗が実質的に低くな
り、ゲート抵抗Ｒｇの低減化を図ることができる。例え
ば、従来のようにモリブデンとシリコンの化合物からな
る材料のみでゲート電極層を構成した場合に１０Ω前後
であったゲート抵抗Ｒｇの値は、上記実施例のように構
成することにより２Ω程度にすることができた。この結
果、従来装置では周波数が５００ＭHzで出力５０Ｗのと
きの効率が３０％程度であったものが、上記実施例では
周波数が８６０ＭHzで出力５０Ｗのときの効率を６０％
程度にまで改善することができ、高周波領域における周
波数特性と出力特性の大幅な向上を図ることができた。
また、ゲート抵抗を低くすることができるため、低ノイ
ズ化が容易に行なえる。
第２図はこの発明に係る電界効果トランジスタをＭＯＳ
型電界効果トランジスタに実施した他の実施例の構成を
示すものであり、第２図（ａ）はパターン平面図、第２
図（ｂ）は同図（ａ）のＡ−Ａ′線に沿った断面図であ
る。なお、この第２図において、上記第１図の実施例と
対応する箇所には同じ符号を付して説明する。10はＰ＋
型のシリコン基板、11はＰ型のシリコンエピタキシャル
層、12はＰ＋型のチャネルストッパ層、13はドレインＮ
ウエル層、14はＮ−型のドレイン層、15はＮ＋型のソー
ス層、16はＮ＋型のソースコンタクト層、17はシリコン
酸化膜、18はゲート電極層、19はその延在部、20はシリ
コン酸化膜、21、22は上記ドレインＮウエル層13及びソ
ースコンタクト層16の表面に通じるコンタクトホール、
23は延在部19の端部でゲート電極層18の表面に通じるコ
ンタクトホール、25はドレイン電極、26はソース電極、
27はドレイン取り出し用ボンディング電極、28はソース
取り出し用ボンディンガ電極、29はゲート取り出し用ボ
ンディング電極である。
型電界効果トランジスタに実施した他の実施例の構成を
示すものであり、第２図（ａ）はパターン平面図、第２
図（ｂ）は同図（ａ）のＡ−Ａ′線に沿った断面図であ
る。なお、この第２図において、上記第１図の実施例と
対応する箇所には同じ符号を付して説明する。10はＰ＋
型のシリコン基板、11はＰ型のシリコンエピタキシャル
層、12はＰ＋型のチャネルストッパ層、13はドレインＮ
ウエル層、14はＮ−型のドレイン層、15はＮ＋型のソー
ス層、16はＮ＋型のソースコンタクト層、17はシリコン
酸化膜、18はゲート電極層、19はその延在部、20はシリ
コン酸化膜、21、22は上記ドレインＮウエル層13及びソ
ースコンタクト層16の表面に通じるコンタクトホール、
23は延在部19の端部でゲート電極層18の表面に通じるコ
ンタクトホール、25はドレイン電極、26はソース電極、
27はドレイン取り出し用ボンディング電極、28はソース
取り出し用ボンディンガ電極、29はゲート取り出し用ボ
ンディング電極である。
この実施例のＭＯＳＦＥＴが上記実施例のものと異なっ
ている箇所は、各チャネル領域上に存在するゲート電極
層18の表面に通じるコンタクトホール31がシリコン酸化
膜20に対して開口されており、これら各コンタクトホー
ル31を介してゲート電極層18と接続する島状電極32が設
けられている点にある。また、この実施例のＭＯＳＦＥ
Ｔはいわゆるフイールドプレート型と称される構造のも
のであり、ドレイン電極25、ソース電極26を各ゲート電
極層18を越えてソース層15、ドレイン層14上にまで達す
るように構成することにより、ドレイン層14、ソース層
15のチャネル領域近傍における電界を弱めるようにして
いる。
ている箇所は、各チャネル領域上に存在するゲート電極
層18の表面に通じるコンタクトホール31がシリコン酸化
膜20に対して開口されており、これら各コンタクトホー
ル31を介してゲート電極層18と接続する島状電極32が設
けられている点にある。また、この実施例のＭＯＳＦＥ
Ｔはいわゆるフイールドプレート型と称される構造のも
のであり、ドレイン電極25、ソース電極26を各ゲート電
極層18を越えてソース層15、ドレイン層14上にまで達す
るように構成することにより、ドレイン層14、ソース層
15のチャネル領域近傍における電界を弱めるようにして
いる。
このような構成のＭＯＳＦＥＴでは、ゲート電極層18の
チャネル領域上において、このゲート電極層18にゲート
電極層18よりも抵抗率が低い島状電極32を接続するよう
にしたものである。このため、チャネル領域上におい
て、ゲート電極層18に対して抵抗率が低い島状電極32が
並列接続された状態となり、ゲート電極層18の抵抗が実
質的に低くなり、ゲート抵抗Ｒｇの低減化を図ることが
できる。しかも、この実施例のＭＯＳＦＥＴでは、ゲー
ト取り出し用ボンディング電極29から遠く離れており、
実際に反転チャネルを形成すべき位置に島状電極32を設
けるようにしているので、従来のようにモリブデンとシ
リコンの化合物からなる材料のみでゲート電極層を構成
した場合に１０Ω前後であったゲートＲｇの値は、上記
実施例のように構成することにより１Ω程度にすること
ができた。この結果、従来装置では周波数が５００ＭHz
で出力５０Ｗのときの効率が４０％程度であったもの
が、この実施例では周波数８６０ＭHzで出力１００Ｗで
６０％の効率を得ることができた。
チャネル領域上において、このゲート電極層18にゲート
電極層18よりも抵抗率が低い島状電極32を接続するよう
にしたものである。このため、チャネル領域上におい
て、ゲート電極層18に対して抵抗率が低い島状電極32が
並列接続された状態となり、ゲート電極層18の抵抗が実
質的に低くなり、ゲート抵抗Ｒｇの低減化を図ることが
できる。しかも、この実施例のＭＯＳＦＥＴでは、ゲー
ト取り出し用ボンディング電極29から遠く離れており、
実際に反転チャネルを形成すべき位置に島状電極32を設
けるようにしているので、従来のようにモリブデンとシ
リコンの化合物からなる材料のみでゲート電極層を構成
した場合に１０Ω前後であったゲートＲｇの値は、上記
実施例のように構成することにより１Ω程度にすること
ができた。この結果、従来装置では周波数が５００ＭHz
で出力５０Ｗのときの効率が４０％程度であったもの
が、この実施例では周波数８６０ＭHzで出力１００Ｗで
６０％の効率を得ることができた。
なお、この発明は上記実施例に限定されるものではなく
種々の変形が可能であることはいうまでもない。例え
ば、上記第１図の実施例と第２図の実施例とを組合せ、
ゲート電極層18の延在部19とチャネル領域上のゲート電
極層18に対してそれぞれ島状電極を設けることにより、
ゲート抵抗をより低くすることも可能である。
種々の変形が可能であることはいうまでもない。例え
ば、上記第１図の実施例と第２図の実施例とを組合せ、
ゲート電極層18の延在部19とチャネル領域上のゲート電
極層18に対してそれぞれ島状電極を設けることにより、
ゲート抵抗をより低くすることも可能である。
さらに上記各実施例ではこの発明をＭＯＳＦＥＴに実施
した場合について説明したが、これは一般にゲート電極
とソース、ドレイン電極が絶縁膜を介して設けられてい
る多層構造の電界効果トランジスタ、例えばショットキ
ーゲート構造の電界効果トランジスタなどにも実施が可
能であることはいうまでもない。
した場合について説明したが、これは一般にゲート電極
とソース、ドレイン電極が絶縁膜を介して設けられてい
る多層構造の電界効果トランジスタ、例えばショットキ
ーゲート構造の電界効果トランジスタなどにも実施が可
能であることはいうまでもない。
［発明の効果］ 以上説明したようにこの発明によれば、ゲート抵抗を十
分に低くすることができ、これにより高出力化、低ノイ
ズ化を容易に達成することができる電界効果トランジス
タを提供することができる。
分に低くすることができ、これにより高出力化、低ノイ
ズ化を容易に達成することができる電界効果トランジス
タを提供することができる。
第１図はこの発明に係る電界効果トランジスタの一実施
例の構成を示すものであり、第１図（ａ）はパターン平
面図、第１図（ｂ）は断面図、第１図（ｃ）は断面図、
第２図はこの発明の他の実施例による構成を示すもので
あり、第２図（ａ）はパターン平面図、第２図（ｂ）は
断面図、第３図は従来装置の構成を示すパターン平面図
及び断面図である。 10…Ｐ＋のシリコン基板、11…Ｐ型のシリコンエピタキ
シャル層、12…Ｐ＋型のチャネルストッパ層、13…ドレ
インＮウエル層、14…Ｎ−型のドレイン層、15…Ｎ＋型
のソース層、16…Ｎ＋型のソースコンタクト層、17…シ
リコン酸化膜、18…ゲート電極層、19…延在部、20…シ
リコン酸化膜、21，22，23，24，31…コンタクトホー
ル、25…ドレイン電極、26…ソース電極、27…ドレイン
取り出し用ボンディング電極、28…ソース取り出し用ボ
ンディング電極、29…ゲート取り出し用ボンディング電
極、30，32…島状電極。
例の構成を示すものであり、第１図（ａ）はパターン平
面図、第１図（ｂ）は断面図、第１図（ｃ）は断面図、
第２図はこの発明の他の実施例による構成を示すもので
あり、第２図（ａ）はパターン平面図、第２図（ｂ）は
断面図、第３図は従来装置の構成を示すパターン平面図
及び断面図である。 10…Ｐ＋のシリコン基板、11…Ｐ型のシリコンエピタキ
シャル層、12…Ｐ＋型のチャネルストッパ層、13…ドレ
インＮウエル層、14…Ｎ−型のドレイン層、15…Ｎ＋型
のソース層、16…Ｎ＋型のソースコンタクト層、17…シ
リコン酸化膜、18…ゲート電極層、19…延在部、20…シ
リコン酸化膜、21，22，23，24，31…コンタクトホー
ル、25…ドレイン電極、26…ソース電極、27…ドレイン
取り出し用ボンディング電極、28…ソース取り出し用ボ
ンディング電極、29…ゲート取り出し用ボンディング電
極、30，32…島状電極。
Claims (1)
- 【請求項１】第１導電型の半導体基体と、 上記基体の表面に交互に設けられた第２導電型のドレイ
ン、ソース層と、 上記ドレイン、ソース層相互間に位置するように設けら
れた第１導電型のチャネル領域と、 上記チャネル領域上にゲート絶縁膜を介して設けられ、
かつチャネル領域外に位置する延在部を有し、高融点金
属を含んで構成されたゲート電極用導電体層と、 上記ゲート電極用導電体層を覆うようにして設けられた
層間絶縁膜と、 上記層間絶縁膜に対し上記ドレイン層表面に達するよう
に開口された開口部を通じて各一端側がドレイン層に接
続され、他端側が共通に接続されてドレイン取り出し用
導電体層とされ、上記ゲート電極用導電体層よりも低抵
抗の導電体層を用いて構成されたドレイン電極と、 上記層間絶縁膜に対し上記ソース層表面に達するように
開口された開口部を通じて各一端側がソース層に接続さ
れ、他端側が共通に接続されてソース取り出し用導電体
層とされ、上記ドレイン電極と同一層の導電体層を用い
て構成されたソース電極と、 上記層間絶縁膜に対して開口された開口部を通じて上記
ゲート電極用導電体層に接続され、上記ソース取り出し
用ボンディング電極と同じ側に引き出されたゲート電極
取り出し用導電体層と、 上記ソース電極の他端側共通接続部付近で上記層間絶縁
膜に対して開口された開口部を通じて上記ゲート電極用
導電体層に接続され、上記ソース電極及びドレイン電極
と同一層の導電体層を用いて構成され、かつ複数の島状
に分割されたゲート抵抗降下用導電体層とを具備し、 上記島状に分割された複数の各ゲート抵抗降下用導電体
層相互間には上記ソース電極の一部がそれぞれ存在して
いることを特徴とする電界効果トランジスタ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61148604A JPH065752B2 (ja) | 1986-06-25 | 1986-06-25 | 電界効果トランジスタ |
| US07/065,596 US4879582A (en) | 1986-06-25 | 1987-06-23 | Field-effect transistor |
| US07/426,237 US5034792A (en) | 1986-06-25 | 1989-10-25 | Field-effect transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61148604A JPH065752B2 (ja) | 1986-06-25 | 1986-06-25 | 電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS634683A JPS634683A (ja) | 1988-01-09 |
| JPH065752B2 true JPH065752B2 (ja) | 1994-01-19 |
Family
ID=15456487
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61148604A Expired - Fee Related JPH065752B2 (ja) | 1986-06-25 | 1986-06-25 | 電界効果トランジスタ |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US4879582A (ja) |
| JP (1) | JPH065752B2 (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01206668A (ja) * | 1988-02-15 | 1989-08-18 | Toshiba Corp | 半導体装置 |
| US5198688A (en) * | 1989-03-06 | 1993-03-30 | Fuji Electric Co., Ltd. | Semiconductor device provided with a conductivity modulation MISFET |
| US5365110A (en) * | 1989-11-07 | 1994-11-15 | Kabushiki Kaisha Toshiba | Semiconductor device with multi-layered wiring structure |
| US5233221A (en) * | 1990-10-24 | 1993-08-03 | International Business Machines Corporation | Electronic substrate multiple location conductor attachment technology |
| GB9201004D0 (en) * | 1992-01-17 | 1992-03-11 | Philips Electronic Associated | A semiconductor device comprising an insulated gate field effect device |
| JP3897826B2 (ja) * | 1994-08-19 | 2007-03-28 | 株式会社半導体エネルギー研究所 | アクティブマトリクス型の表示装置 |
| JP3147048B2 (ja) * | 1997-09-12 | 2001-03-19 | 日本電気株式会社 | 半導体装置 |
| JPH11338439A (ja) | 1998-03-27 | 1999-12-10 | Semiconductor Energy Lab Co Ltd | 半導体表示装置の駆動回路および半導体表示装置 |
| US6084277A (en) * | 1999-02-18 | 2000-07-04 | Power Integrations, Inc. | Lateral power MOSFET with improved gate design |
| US6404030B1 (en) * | 2000-11-16 | 2002-06-11 | Taiwan Semiconductor Manufacturing Company | Chain gate MOS structure |
| US6642578B1 (en) | 2002-07-22 | 2003-11-04 | Anadigics, Inc. | Linearity radio frequency switch with low control voltage |
| SG115733A1 (en) * | 2004-03-12 | 2005-10-28 | Semiconductor Energy Lab | Thin film transistor, semiconductor device, and method for manufacturing the same |
| GB2476236A (en) | 2009-12-15 | 2011-06-22 | Cambridge Silicon Radio Ltd | On-Gate contacts |
| CN104518009B (zh) * | 2014-09-23 | 2017-10-24 | 上海华虹宏力半导体制造有限公司 | Igbt器件的栅极结构 |
| JP6812764B2 (ja) * | 2016-11-29 | 2021-01-13 | 日亜化学工業株式会社 | 電界効果トランジスタ |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4141023A (en) * | 1973-08-11 | 1979-02-20 | Sony Corporation | Field effect transistor having a linear attenuation characteristic and an improved distortion factor with multiple gate drain contacts |
| US4162506A (en) * | 1976-04-27 | 1979-07-24 | Tokyo Shibaura Electric Co., Ltd. | Semiconductor integrated circuit device with dual thickness poly-silicon wiring |
| JPS5594065U (ja) * | 1978-12-22 | 1980-06-30 | ||
| JPS5612772A (en) * | 1979-07-11 | 1981-02-07 | Nippon Telegr & Teleph Corp <Ntt> | Driving circuit device with mos field-effect transistor |
| JPS5615075A (en) * | 1979-07-19 | 1981-02-13 | Pioneer Electronic Corp | Semiconductor device |
| US4462041A (en) * | 1981-03-20 | 1984-07-24 | Harris Corporation | High speed and current gain insulated gate field effect transistors |
| NL8204855A (nl) * | 1982-12-16 | 1984-07-16 | Philips Nv | Veldeffekttransistor met geisoleerde stuurelektrode en werkwijze ter vervaardiging daarvan. |
| US4546535A (en) * | 1983-12-12 | 1985-10-15 | International Business Machines Corporation | Method of making submicron FET structure |
| JPS6136946A (ja) * | 1984-07-30 | 1986-02-21 | Nec Corp | 半導体装置 |
| JPS61206243A (ja) * | 1985-03-08 | 1986-09-12 | Mitsubishi Electric Corp | 高融点金属電極・配線膜を用いた半導体装置 |
| US4753709A (en) * | 1987-02-05 | 1988-06-28 | Texas Instuments Incorporated | Method for etching contact vias in a semiconductor device |
-
1986
- 1986-06-25 JP JP61148604A patent/JPH065752B2/ja not_active Expired - Fee Related
-
1987
- 1987-06-23 US US07/065,596 patent/US4879582A/en not_active Expired - Lifetime
-
1989
- 1989-10-25 US US07/426,237 patent/US5034792A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US4879582A (en) | 1989-11-07 |
| US5034792A (en) | 1991-07-23 |
| JPS634683A (ja) | 1988-01-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |