JPH07321312A

JPH07321312A - 半導体装置の製造方法，及び半導体装置

Info

Publication number: JPH07321312A
Application number: JP6109619A
Authority: JP
Inventors: Koichi Fujita; 光一藤田
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1994-05-24
Filing date: 1994-05-24
Publication date: 1995-12-08

Abstract

(57)【要約】【構成】ダミーゲート電極４ｃをマスクとして、イオ
ン注入によりドレイン，ソースＮ^-低濃度層を形成した
のち、シリコン酸化膜７を全面に設け、これに上記ダミ
ーゲート電極４ｃの幅よりも大きなゲートコンタクトホ
ール８ｄを形成し、上記ダミーゲート電極４ｃを選択的
に除去し、その後、不純物アニールによってソース，ド
レイン拡散層６ａ，６ｂを形成するとともに、上記シリ
コン酸化膜７が熱ダレのために変形して上記ゲートコン
タクトホール８ｄを除去してできた領域が狭められ、こ
こにゲート電極１０ｃを形成する。【効果】低濃度層形成時のマスクであるダミーゲート
電極よりも幅の小さい，微細なゲート電極が得られ、か
つソース，ドレイン電極とゲート電極との重なりが低減
され、高速動作可能なＭＯＳＦＥＴが得られる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は半導体装置，及びその
製造方法に関し、特に電界効果トランジスタにおいて、
高耐圧化と高速動作を可能とするための構造，及び該構
造を実現するための製造方法に関するものである。

【０００２】

【従来の技術】図６，図７，図８は従来の横型Ｎチャネ
ルＭＯＳ型電界効果トランジスタ（以下ＭＯＳＦＥＴと
略す。）の製造工程の一部を示す断面図であり、図６に
おいて、１はその不純物濃度が１０¹⁶個／cm³程度のｐ
型半導体基板、２はｐ型半導体基板１の表面に形成され
た、厚さ数百オングストロームのゲート酸化膜、４ｄ
は、多結晶シリコン又はモリブデン，タングステン等の
高融点金属からなるゲート電極、６ａ，６ｂはゲート電
極４ｄをマスクとしてリン，ヒ素等のＮ型不純物をイオ
ン注入して形成したドレインＮ^-拡散層，ソースＮ^-拡
散層である。

【０００３】図７において、７はドレインＮ^-拡散層６
ａ，ソースＮ^-拡散層６ｂの形成後、ＣＶＤ法により形
成したシリコン酸化膜であり、後述するソース，ドレイ
ンコンタクトが開口された状態のものである。８ａ，８
ｂは、シリコン酸化膜７とゲート酸化膜２を開口してで
きたドレインコンタクト，ソースコンタクトである。９
ａ，９ｂはドレインコンタクト８ａ，ソースコンタクト
８ｂに、リン，ヒ素等のＮ型不純物をイオン注入して形
成したドレインＮ⁺拡散層，ソースＮ⁺拡散層である。

【０００４】さらに図８において、１０ａ，１０ｄは、
ドレインＮ⁺層９ａ，ソースＮ⁺層９ｂの形成後、Ａｌ
又はその化合物により形成されたドレイン電極，及びソ
ース電極である。ここで、特にソース電極１０ｄは、ゲ
ート電極４ｄを覆い、さらにゲート電極４ｄとドレイン
電極１０ａ間に位置するシリコン酸化膜７の一部を覆う
ように形成されている。

【０００５】次に図６，図７，図８の順に従来のＭＯＳ
ＦＥＴの製造工程の一部と、その動作について説明す
る。まず、素子の動作部，非動作部の分離工程等を完了
した後に、ｐ型半導体基板１表面に熱酸化法にて、厚さ
数百オングストロームのゲート酸化膜２を形成し、その
後、多結晶シリコン又はモリブデン，タングステン等の
高融点金属をＣＶＤ法やスパッタ法にて形成して、これ
をエッチング法にて処理してゲート電極４ｄを形成す
る。ＭＯＳＦＥＴの高速化のためにはゲート電極４ｄの
抵抗を下げることが必要であるが、モリブデン，タング
ステンは多結晶シリコンに比べて約２桁抵抗率が低く高
速化に有利な材料である。次に以上のようにして形成し
たゲート電極４ｄをマスクとして、リン，ヒ素等のＮ型
不純物を注入し、ドレインＮ^-拡散層６ａ，ソースＮ^-
拡散層６ｂを形成する（図６）。ここで、ドレインＮ^-
拡散層６ａの不純物濃度は、高耐圧化のために、ｐ型半
導体基板１の１０¹⁶個／cm³程度の濃度に対して、これ
と同濃度から１０¹⁷個／cm³程度の濃度であることが望
ましく、またゲート電極４ｄとの重なりを低減し、短チ
ャネル効果を抑制するために、その接合深さも最深０．
２μｍにとどめる必要がある。ソースＮ^-拡散層６ｂに
おいては、接合深さはドレインＮ^-拡散層６ａと同様に
最深０．２μｍ程度であるが、その不純物濃度は、高速
動作達成を目的として、ソース抵抗を低減するために、
高濃度（１０¹⁹個／cm³）であることが望ましい。

【０００６】さらに、図７に示すように、ドレインＮ^-
拡散層６ａ，ソースＮ^-拡散層６ｂを形成した後、ＣＶ
Ｄ法によりシリコン酸化膜７を形成する。このとき、後
の熱処理時に変形を生じるように、リン，ボロンを付加
しておいてもよい。その後、シリコン酸化膜７，ゲート
酸化膜２にドレインコンタクトホール８ａ，ソースコン
タクトホール８ｂを開口し、これらホール８ａ，８ｂよ
り、リン，ヒ素等，Ｎ型不純物を注入，アニールするこ
とで、ドレインＮ⁺拡散層９ａ，ソースＮ⁺拡散層９ｂ
を形成する。次にＡｌ又はＡｌ化合物をスパッタし、エ
ッチングすることによりドレイン電極１０ａ，ソース電
極１０ｄを形成する。ここでソース電極１０ｄは、ゲー
ト電極４ｄを覆い、さらにゲート電極４ｄとドレイン電
極１０ａ間に位置するシリコン酸化膜７を覆うように形
成する。これにより、ドレイン電極１０ａに正（＋ＶD
），ゲート電極４ｄに正（＋ＶG ），ソース電極１０
ｄに０電位を印加した際に、ソース電極４ｄによってド
レインＮ^-拡散層６ａの空乏化が促進され、高耐圧化が
可能となる。また、ゲート電極４ｄがドレイン電極１０
ｄに対しシールドされるので、ゲート−ドレイン間容量
を低減でき、高速動作が可能となる。

【０００７】従来のＭＯＳＦＥＴは以上のようにして製
造されているが、さらに高速動作を可能とするために、
ゲート電極の低抵抗化が必要である。ところで、例えば
特開平２−１２９４６号公報に示されるように、ポリシ
リコンやタングステンシリサイドからなる下層ゲートの
上にＡｌ−Ｓｉ（１％）からなる上層ゲートを形成する
ようにしたものや、特開平２−１０５４６６号公報に示
されるように、下層ゲート上に窒化シリコン膜を設け、
全面に絶縁層を形成し、この絶縁層を上記窒化シリコン
膜上面が露呈するまでエッチバックし、さらに上記窒化
シリコン膜を選択的にエッチング除去して上記下層ゲー
ト表面を露呈させ、その後、上層ゲートを形成するよう
にしたものがある。

【０００８】前者の方法によれば、下層ゲートと同一ゲ
ート幅のゲートが得られ、ゲート電極の低抵抗化が図
れ、ＭＯＳＦＥＴの高速動作が実現されるが、ゲートコ
ンタクトホールの開口寸法には限界があり、ゲート長が
０．５μｍ程度の場合にはこの前者の方法は適用困難と
なる。一方、後者の方法によれば、ゲート長よりも大き
なゲートコンタクトホールを開口して上層ゲートを設け
るために、ゲート長が微細な場合でも上層ゲートを形成
することができ、また下層ゲートと上層ゲートとを自己
整合的に位置合わせすることができるという利点があ
る。

【０００９】

【発明が解決しようとする課題】従来の半導体装置，及
びその製造方法は以上のように構成されており、微細な
多層ゲート構造を実現することができるが、ゲート電極
（下層）をマスクとしてイオン注入を行ってソース，ド
レイン領域を形成するようにしているため、後の熱拡散
工程においてどうしてもゲート電極とソース，ドレイン
電極の重なりが生じ、このため充分に動作速度を向上さ
せることができないという問題点があった。

【００１０】この発明は上記のような問題点を解消する
ためになされたもので、ソース，ドレイン領域との重な
り部分が少なく、微細で低抵抗なゲート電極を形成する
ことができ、しかも自己整合的にゲート電極の位置合わ
せを行うことができる半導体装置，及びその製造方法を
提供することを目的とする。

【００１１】

【課題を解決するための手段】この発明に係る半導体装
置の製造方法は、半導体基板上に配置されたダミーゲー
ト電極をマスクとして上記基板上に不純物注入を行い、
ソース，ドレイン不純物層を形成する工程と、上記基板
上に第１の層間絶縁膜を形成し、これに上記ダミーゲー
ト電極の幅よりも大きな幅のゲートコンタクトホールを
開口する工程と、上記ダミーゲート電極を選択的に除去
したのち、熱処理にて上記各不純物層を拡散してそれぞ
れの拡散層を形成するとともに、上記第１の層間絶縁膜
を上記ダミーゲート電極を除去してできた基板表面の開
口領域を縮小するように変形させる工程と、上記ダミー
ゲート電極を除去してできた，かつ上記開口領域を縮小
された領域にゲート電極を形成する工程とを備えたもの
である。

【００１２】またこの発明は、上記半導体装置の製造方
法において、上記ドレイン拡散層上部に、ソース電極と
電気的に接続するためのプレート電極を形成する工程を
備えたものである。

【００１３】またこの発明は、上記半導体装置の製造方
法において、上記プレート電極を形成する工程を、上記
ゲート電極の形成時に、ソース電極，ドレイン電極の形
成と同時に、上記ドレイン拡散層上部の上記第１の層間
絶縁膜上に、導電層を形成することにより形成するよう
にしたものである。

【００１４】またこの発明は、上記半導体装置の製造方
法において、上記プレート電極を形成する工程を、上記
ゲート電極とともにソース電極，ドレイン電極を形成し
た後に、上記ゲート電極上方を覆うとともに、その一端
が上記ドレイン拡散層上部に位置し、その他端が上記ソ
ース電極と接続するように、上記基板上に第２の層間絶
縁膜を介して、導電膜を形成するものとしたものであ
る。

【００１５】また、この発明に係る半導体装置は、半導
体基板の表面領域にダミーゲート電極をマスクとしたイ
オン注入により形成されたソース，ドレイン拡散層と、
上記ソース，ドレイン拡散層を形成するための不純物注
入時に用いた上記ダミーゲート電極よりなるマスクより
も内側に、その先端部が上記半導体基板上に位置して突
出する形状を有する層間絶縁膜と、上記層間絶縁膜上の
上記不純物注入時に用いたマスクを除去した領域に、そ
のゲート幅が上記マスクの幅より小さく形成されたゲー
ト電極とを備えたものである。

【００１６】またこの発明は、上記半導体装置におい
て、上記ドレイン拡散層上部に、上記ソース電極と電気
的に接続するためのプレート電極を備えたものである。

【００１７】

【作用】この発明においては、半導体基板上に配置され
たダミーゲート電極をマスクとして上記基板上に不純物
注入を行い、ソース，ドレイン不純物層を形成する工程
と、上記基板上に第１の層間絶縁膜を形成し、これに上
記ダミーゲート電極の幅よりも大きな幅のゲートコンタ
クトホールを開口する工程と、上記ダミーゲート電極を
選択的に除去したのち、熱処理にて上記各不純物層を拡
散してそれぞれの拡散層を形成するとともに、上記第１
の層間絶縁膜を上記ダミーゲート電極を除去してできた
基板表面の開口領域を縮小するように変形させる工程
と、上記ダミーゲート電極を除去してできた，かつ上記
開口領域を縮小された領域にゲート電極を形成する工程
とを備えたから、上記ゲートコンタクトホールはダミー
ゲート電極のゲート長よりも狭められ、ゲート電極とソ
ース・ドレイン不純物層との重なり部の面積が低下し、
微細なゲート電極が得られる。

【００１８】またこの発明においては、上記ゲート電極
とドレイン電極の間に、ソース電極とともに接地された
プレート電極を設けたから、ドレイン・ソース間に電圧
を印加した際にドレイン層の空乏化が促進され、電界強
度が緩和され、これによりゲート電極とドレイン電極間
の帰還容量が低減され、高耐圧化及び高速動作化が可能
となる。

【００１９】またこの発明においては、上記プレート電
極を上記ゲート電極を形成する工程と同時に形成するこ
とにより、製造工程の増加を回避できる。

【００２０】またこの発明においては、上記プレート電
極を、上記ゲート電極とともにソース電極，ドレイン電
極を形成した後に、上記ゲート電極上方を覆うととも
に、その一端が上記ドレイン拡散層上部に位置し、その
他端が上記ソース電極と接続するように、上記基板上に
第２の層間絶縁膜を介して、導電膜を形成して得るよう
にしたから、上記ゲート電極がドレイン電極に対して遮
蔽され、より一層、高性能な，高安定性を有するＦＥＴ
が得られる。

【００２１】またこの発明においては、半導体基板の表
面領域にダミーゲート電極をマスクとしたイオン注入に
より形成されたソース，ドレイン拡散層と、上記ソー
ス，ドレイン拡散層を形成するための不純物注入時に用
いた上記ダミーゲート電極よりなるマスクよりも内側
に、その先端部が上記半導体基板上に位置して突出する
形状を有する層間絶縁膜と、上記層間絶縁膜上の上記不
純物注入時に用いたマスクを除去した領域に、そのゲー
ト幅が上記マスクの幅より小さく形成されたゲート電極
とを備えたから、上記マスクの幅よりも狭い，微細なゲ
ート電極を得ることができる。

【００２２】またこの発明においては、上記ドレイン拡
散層上部に、上記ソース電極と電気的に接続するための
プレート電極を備えたので、ドレイン・ソース間に電圧
を印加した際にドレイン層の空乏化が促進され、電界強
度が緩和され、これにより、ゲート電極とドレイン電極
間の帰還容量が低減され、高耐圧化及び高速動作化が可
能となる。

【００２３】

【実施例】

実施例１．以下、本発明の一実施例を図について説明す
る。図１ないし図３は本実施例１によるＭＯＳＦＥＴの
製造工程の一部を示す断面図であり、図において、１は
素子の動作部，非動作部の分離工程が完了した後の、不
純物濃度が１０個／cm³程度のｐ型半導体基板、２はこ
のｐ型半導体基板１の表面に熱酸化により形成された厚
さ数百オングストロームのゲート酸化膜、４ｃは該ゲー
ト酸化膜２を形成した後、スパッタ法による高融点金
属、又はＣＶＤ法によるシリコン窒化膜により形成され
たダミーゲート電極である。５は上記ダミーゲート電極
４ｃ形成時に使用したレジストパターンであり、これは
ダミーゲート電極４ｃとともに、後にイオン注入のマス
クとして用いられる。即ち、これらのダミーゲート電極
４ｃ及びレジストパターン５をマスクとして、リン，ヒ
素等のＮ型不純物イオンを上記半導体基板１上に１０¹²
個／cm³程度注入することにより、不純物濃度１０¹⁷個
／cm³程度のドレインＮ^-拡散層６ａ，ソースＮ^-拡散
層６ｂを形成する。このときの接合深さは、短チャネル
効果を抑制するために、最深０．２μｍ程度に留める。
７はＣＶＤ法により形成された、厚さ７０００〜１００
００オングストロームのシリコン酸化膜であり、これに
はリン，ボロン等の不純物が付加されている。８ａ，８
ｂ，８ｃは、それぞれ該シリコン酸化膜７に形成され
た、ドレインコンタクトホール，ソースコンタクトホー
ル，及びゲートコンタクトホールである。９ａ，９ｂは
それぞれドレインコンタクトホール８ａ，ソースコンタ
クトホール８ｂにリン，ヒ素等のＮ型不純物イオンを１
０¹⁵〜１０¹⁶個／cm³程度注入して形成された、ドレイ
ンＮ⁺拡散層，ソースＮ⁺拡散層である。また１０ａ，
１０ｂ，１０ｃは、Ａｌ又はその化合物よりなる膜をス
パッタ法にて形成し、これを加工して得られたドレイン
電極，ソース電極，ゲート電極である。

【００２４】次に本実施例のＭＯＳＦＥＴの製造工程に
ついて説明する。図１に示すように、ｐ型半導体基板１
の表面に熱酸化により数百オングストロームのゲート酸
化膜２を形成した後、スパッタ法による高融点金属膜、
又はＣＶＤ法によるシリコン窒化膜を、３０００〜５０
００オングストロームまで成膜を行い、その上にレジス
トパターン５を形成し、該レジストパターン５をマスク
として、上記形成した高融点金属、又はシリコン窒化膜
をパターニングする、即ちダミーゲート電極４ｃのみを
残し他の部分をドライエッチングにより除去する。この
際、ダミーゲート電極４ｃのゲート長は０．５μｍレベ
ルまでに短縮して形成することが可能である。

【００２５】次に、上記ダミーゲート電極４ｃ及びレジ
ストパターン５をマスクとして、上記ｐ型半導体基板１
上にＮ型不純物をイオン注入することにより、上記のよ
うに不純物濃度１０¹⁷個／cm³程度のドレインＮ^-拡散
層６ａ，ソースＮ^-拡散層６ｂを形成する。

【００２６】次いで、図２に示すように、レジストパタ
ーン５を除去した後、ＣＶＤ法により、７０００〜１０
０００オングストロームの、リン又はボロンを付加した
シリコン酸化膜７を形成し、これにドレインコンタクト
ホール８ａ，ソースコンタクトホール８ｂを開口し、そ
ののちリン，ヒ素等のＮ型不純物をイオン注入すること
により、不純物濃度１０¹⁵〜１０¹⁶個／cm³程度のドレ
インＮ⁺拡散層９ａ，ソースＮ⁺拡散層９ｂを形成す
る。

【００２７】次に、ダミーゲート電極４ｃのゲート長よ
りも巾の広いコンタクトホール８ｄを、上記形成したシ
リコン酸化膜７に形成する。この際、開孔深さはダミー
ゲート電極４ｃの表面部分が露呈する程度までで停止す
る。

【００２８】次にダミーゲート電極４ｃを選択的に除去
する。具体的にはダミーゲート電極４ｃが高融点金属の
場合は、熱硝酸，過酸化水素水等を用いて除去し、また
ダミーゲート電極４ｃがシリコン窒化膜の場合は、熱リ
ン酸等を用いて除去する。

【００２９】続いて、ドレインＮ⁺拡散層９ａ，ソース
Ｎ⁺拡散層９ｂの不純物を９００℃〜９５０℃にてアニ
ールドライブする。この際、シリコン酸化膜７はリン又
はボロンを付加していることにより変形する。これは、
ＳｉＯ2 膜中にリン，ボロン等の不純物を添加している
ことによりシリカネットワークに歪が生じ、ガラス転移
温度が低下することに起因して起こる。このとき、ゲー
トコンタクトホール８ｄの両側のシリコン酸化膜７は、
その変形，即ち熱ダレによって該ゲートコンタクトホー
ル部に流れ込むために、ゲートコンタクトホール８ｄの
開口幅が狭まり、以降の工程において、ダミーゲート電
極４ｃの幅よりも短縮されたゲート電極の形成を図るこ
とができる。さらにゲート電極と、ドレインＮ^-拡散層
６ａ，ソースＮ^-拡散層６ｂとの重なり巾を低減できる
ことから、ゲート・ドレイン容量，ゲートソース容量を
低減することができ、高周波利得を向上することが可能
である。

【００３０】次に、図３に示すように、スパッタ法に
て、Ａｌ又はその化合物よりなる膜を堆積し、それぞれ
の、ドレイン，ソースコンタクトホール８ａ，８ｂ，及
び開口幅の狭まったゲートコンタクトホール８ｄに、ド
レイン電極１０ａ，ソース電極１０ｂ，ゲート電極１０
ｃを形成する。

【００３１】このように本実施例１によれば、ダミーゲ
ート電極４ｃをマスクとしてソース拡散層６ａ，ドレイ
ン拡散層６ｂを形成したのち、不純物をドープしたシリ
コン酸化膜７を設け、上記ダミーゲート電極４ｃを選択
的に取り除いてアニールドライブし、その後各電極を形
成するようにしたので、上記アニールドライブ時にシリ
コン酸化膜７が流動変形して、上記ダミーゲート電極４
ｃが形成されていた開口領域が狭まり、ここにゲート電
極１０ｃを形成することにより、ドレイン拡散領域６
ａ，ソース拡散領域６ｂの形成時にマスクとして用いた
ダミーゲート電極４ｃの幅よりも狭い微細なゲート電極
１０ｃを得ることができ、ゲート−ドレイン容量，ゲー
ト−ソース容量が低減され、高周波利得を向上すること
が可能である。さらに、上記ダミーゲート電極４ｃを用
いたことによって、上記ゲート電極の形成時に、該ゲー
ト電極をその形成すべき領域に自己整合的に位置合わせ
することができ、製造精度を向上させることができる。
また、アニールドライブ後にゲート電極を形成するた
め、ゲート電極を、高融点金属からなるものではなく、
低抵抗のＡｌ又はその化合物のみからなるゲート電極１
０ｃとすることができ、さらに高速動作化を図ることが
可能となる。

【００３２】実施例２．次に本発明の実施例２による半
導体装置の製造方法について説明する。本実施例では、
上記実施例１において、Ａｌ又はその化合物によるドレ
イン電極１０ａ，ゲート電極１０ｂ，ソース電極１０ｃ
の形成時に、ゲート電極１０ｃとドレイン電極１０ａと
の間に、ソース電極１０ｂとともに接地された電極を同
時に形成するようにしたものである。すなわち、図４に
おいて、１０ｄは、ゲート電極１０ｃとドレイン電極１
０ａとの間のシリコン酸化膜７の表面に形成したソース
フィールドプレート電極であり、これはソース電極１０
ｂとともに接地されている。

【００３３】次に作用効果について説明する。図におい
て、ドレイン電極１０ａに正（＋ＶD ），ゲート電極１
０ｃに正（＋ＶG ），ソース電極１０ｂとソースフィー
ルドプレート電極１０ｄに０電位を印加した際、正電位
を持つドレインＮ^-拡散層６ａは、０電位のソースフィ
ールドプレート電極１０ｄにより空乏化を促進され、こ
れによりドレインＮ^-拡散層６ａ中での電界強度が緩和
される。このため、ドレイン−ソース間降伏電圧が向上
し、高耐圧化が図れ、広い安全動作領域を得ることがで
きる。また、ゲート電極１０ｃとドレイン電極１０ａと
の間の電気的な結合は、ソースフィールドプレート電極
１０ｄによって遮断されていることから、ゲート電極１
０ｃとドレイン電極１０ａとの間に発生する容量を削減
することができ、これにより低ゲート・ドレイン容量を
達成でき、さらに高速動作化を図ることができる。また
この際、ソースフィールドプレート電極１０ｄをゲート
電極１０ｃ，ドレイン電極１０ａ，ソース電極１０ｂの
形成と同時に行うようにしているため、このソースフィ
ールドプレート電極の形成のために別途工程を追加する
必要もない。

【００３４】このように本実施例２によれば、ゲート電
極１０ｃとドレイン電極１０ａの間に、ソース電極とと
もに接地されたソースフィールドプレート電極１０ｄを
設けたので、ドレイン・ソース間に電圧を印加した際に
ドレイン層６ａの空乏化が促進され、電界強度が緩和さ
れるため、ドレイン−ソース間降伏電圧が向上し、高耐
圧化が図れ、広い安全動作領域を得ることができるとと
もに、該ソースフィールドプレート電極１０ｄによりゲ
ート電極１０ｃがドレイン電極１０ａに対してシールド
され、ゲート・ドレイン容量を低減することができ、さ
らに高速動作化を図ることができる。しかもこの際、ソ
ースフィールドプレート電極は、ゲート電極を形成する
工程と同時に形成しているので、製造工程の増加をも回
避できる効果がある。

【００３５】実施例３．次に本発明の実施例３による半
導体装置の製造方法について説明する。本実施例では、
上記実施例２よりも、さらにゲート電極とドレイン電極
の遮へいを完全にするために、第２層Ａｌ又はその化合
物からなるソースフィールドプレートによりゲート電極
を覆い、ゲート電極とドレイン電極間の配線容量を大幅
に低減するようにしたものである。

【００３６】図５において、１１はＣＶＤ法によって形
成した第２シリコン酸化膜であり、１３ａ，１３ｂは、
第２層Ａｌ又はその化合物による第２ドレイン電極，第
２ソースフィールドプレート電極である。

【００３７】以下、本実施例３のＭＯＳＦＥＴの製造方
法について説明する。図５に示すように、第１層目のド
レイン電極１０ａ，ソース電極１０ｂ，ゲート電極１０
ｃを形成した後、ＣＶＤ法によって第２シリコン酸化膜
１１を形成し、該第２シリコン酸化膜１１の、ドレイン
電極１０ａ上部，ソース電極１０ｂ上部にそれぞれコン
タクトホール１０ｅ，１０ｆを形成し、さらに、ゲート
電極１０ｃとドレイン電極１０ａとの間にフィールドプ
レートコンタクト１２を開口する。

【００３８】次に、上記コンタクトホール１０ｅ内に、
第２ドレイン電極１３ａを、上記コンタクトホール１０
ｆ内に、しかも上記ゲート電極１０ｃを覆い、またフィ
ールドプレートコンタクト１２を埋め込むように、第２
ソースフィールドプレート電極１３ｂを、ともに第２層
Ａｌ又はその化合物により形成する。

【００３９】このように本実施例３では、第２ソースフ
ィールドプレート電極１３ｂによって、ゲート電極１０
ｃが、ドレイン電極１０ａ，第２ドレイン電極１３ａよ
り遮蔽されるので、ゲート−ドレイン電極間配線容量が
より低減され、これにより高周波特性がより改善される
こととなり、上記実施例２よりさらに高速動作化を達成
することが可能である。また、第２ソースフィールドプ
レート電極１３ｂは、ドレインＮ^-拡散層６ａの一部上
を覆っており、上記実施例２と同様の構成となっている
ので、上記実施例２に示した、高耐圧化と、高速動作化
の効果をも同時に得ることができる。

【００４０】なお、上記各実施例では、配線電極（ゲー
ト電極）の材料として、Ａｌ又はその化合物を用いて説
明したが、これらの材料からなるゲート電極を成膜する
前に、チタン，チタンナイトライド，チタンタングステ
ン等のバリアメタルを設けるようにしてもよく、これに
よりコンタクトホールの微細化に伴う抵抗の増大を回
避，または低減することができる。

【００４１】また、上記配線電極（ゲート電極）の主材
料に、Ａｌ又はその化合物を用いるのに代えて、チタ
ン，チタンナイトライド，チタンタングステン等のバリ
アメタル材料を用いた金メッキ配線を用いてもよく、こ
れによりゲート電極のさらなる低抵抗化を図ることがで
きる。

【００４２】また、上記各実施例ではＮチャネルＭＯＳ
ＦＥＴを例として説明したが、本発明はＰチャネルＭＯ
ＳＦＥＴにも適用でき、上記と同等の効果を奏する。ま
た、上記各実施例ではＬＤＤ構造のＭＯＳＦＥＴを例に
挙げて説明したが、ＬＤＤ構造でない通常のＭＯＳＦＥ
Ｔても本発明を適用することができることは言うまでも
ない。

【００４３】さらに、上記各実施例ではＭＯＳＦＥＴを
例として説明したが、ショットキ接合型の電界効果型ト
ランジスタにおいても本発明を適用することができる。

【００４４】

【発明の効果】以上のように、この発明に係る半導体装
置の製造方法によれば、半導体基板上に配置されたダミ
ーゲート電極をマスクとして上記基板上に不純物注入を
行い、ソース，ドレイン不純物層を形成し、上記基板上
に第１の層間絶縁膜を形成し、これに上記ダミーゲート
電極の幅よりも大きな幅のゲートコンタクトホールを開
口し、上記ダミーゲート電極を選択的に除去したのち、
熱処理にて上記各不純物層を拡散してそれぞれの拡散層
を形成するとともに、上記第１の層間絶縁膜を、上記ダ
ミーゲート電極を除去してできた基板表面の開口領域を
縮小するように変形させ、上記ダミーゲート電極を除去
してできた，かつ上記開口領域を縮小された領域にゲー
ト電極を形成するようにしたので、ゲートコンタクトホ
ールはダミーゲート電極のゲート長よりも狭められるこ
ととなり、ゲート電極とソース・ドレイン不純物層との
重なり部の面積が低下され、これにより、ゲート・ソー
ス間容量，ゲート・ドレイン間容量が低減されて、ＦＥ
Ｔの高速動作を可能とすることができ、かつ、サブミク
ロン以下のゲート長を有するＦＥＴを精度良く製造でき
る効果がある。

【００４５】またこの発明によれば、上記ゲート電極と
ドレイン電極の間に、ソース電極とともに接地されたプ
レート電極を設けたので、ドレイン・ソース間に電圧を
印加した際のドレイン層の空乏化が促進されて電界強度
が緩和され、これによりゲート電極とドレイン電極間の
帰還容量が低減され、高耐圧化及び高速動作化を可能と
することができ、高性能な，高安定性を有するＦＥＴを
得られる効果がある。

【００４６】またこの発明によれば、上記プレート電極
を、上記ゲート電極を形成する工程においてソース電
極，ドレイン電極と同時に形成することにより、製造工
程の増加を回避できる効果がある。

【００４７】またこの発明によれば、上記プレート電極
を、上記ゲート電極とともにソース電極，ドレイン電極
を形成した後に、上記ゲート電極上方を覆うとともに、
その一端が上記ドレイン拡散層上部に位置し、その他端
が上記ソース電極と接続するように、上記基板上に第２
の層間絶縁膜を介して、導電膜を形成することにより形
成するようにしたから、上記ゲート電極とドレイン電極
とを遮蔽でき、より一層、高性能な，高安定性を有する
ＦＥＴを得られる効果がある。

【００４８】また、この発明に係る半導体装置によれ
ば、半導体基板の表面領域にダミーゲート電極をマスク
としたイオン注入により形成されたソース，ドレイン拡
散層と、上記ソース，ドレイン拡散層を形成するための
不純物注入時に用いた上記ダミーゲート電極よりなるマ
スクよりも内側に、その先端部が上記半導体基板上に位
置して突出する形状を有する層間絶縁膜と、上記層間絶
縁膜上の上記不純物注入時に用いたマスクを除去した領
域に、そのゲート幅が上記マスクの幅より小さく形成さ
れたゲート電極とを備えたので、ＦＥＴのゲート電極
を、上記マスクの幅よりも狭いものとすることができ、
高性能な，高安定性を有するＦＥＴが得られる効果があ
る。

【００４９】またこの発明によれば、上記ドレイン拡散
層上部に、上記ソース電極と電気的に接続するためのプ
レート電極を備えたので、ゲート電極とドレイン電極間
の帰還容量が低減され、高耐圧化及び高速動作化を可能
とすることができ、高性能な，高安定性を有するＦＥＴ
を得られるという効果がある。

【図面の簡単な説明】

【図１】本発明の実施例１による半導体装置の製造方
法によりＭＯＳＦＥＴを製造する際の工程を示す断面図
である。

【図２】本発明の実施例１による半導体装置の製造方
法によりＭＯＳＦＥＴを製造する際の工程を示す断面図
である。

【図３】本発明の実施例１による半導体装置の製造方
法によりＭＯＳＦＥＴを製造する際の工程を示す断面図
である。

【図４】本発明の実施例２による半導体装置の製造方
法によりＭＯＳＦＥＴを製造する際の工程を説明するた
めの断面図である。

【図５】本発明の実施例３による半導体装置の製造方
法によりＭＯＳＦＥＴを製造する際の工程を説明するた
めの断面図である。

【図６】従来の半導体装置の製造方法によりＭＯＳＦ
ＥＴを製造する際の工程を示す断面図である。

【図７】従来の半導体装置の製造方法によりＭＯＳＦ
ＥＴを製造する際の工程を示す断面図である。

【図８】従来の半導体装置の製造方法によりＭＯＳＦ
ＥＴを製造する際の工程を示す断面図である。

【符号の説明】

１ｐ型半導体基板、２ゲート酸化膜、４ｃダミー
ゲート電極、５レジスト、６ａドレインＮ^-拡散
層、６ｂソースＮ^-拡散層、７シリコン酸化膜、８
ａドレインコンタクトホール、８ｂソースコンタク
トホール、８ｄゲートコンタクトホール、９ａドレイ
ンＮ⁺拡散層、９ｂソースＮ⁺拡散層、１０ａドレ
イン電極、１０ｂソース電極、１０ｃゲート電極、
１０ｄソースフィールドプレート電極、１１第２シリ
コン酸化膜、１２フィールドプレートコンタクト、１
３ａ第２ドレイン電極、１３ｂ第２ソースフィール
ドプレート電極。

Claims

【特許請求の範囲】

【請求項１】半導体基板上に配置されたダミーゲート
電極をマスクとして上記基板上に不純物注入を行い、ソ
ース，ドレイン不純物層を形成する工程と、上記基板上に第１の層間絶縁膜を形成し、これに上記ダ
ミーゲート電極の幅よりも大きな幅のゲートコンタクト
ホールを開口する工程と、上記ダミーゲート電極を選択的に除去したのち、熱処理
にて上記各不純物層を拡散してそれぞれの拡散層を形成
するとともに、上記第１の層間絶縁膜を、上記ダミーゲ
ート電極を除去してできた上記基板表面の開口領域を縮
小するように変形させる工程と、上記ダミーゲート電極を除去してできた，かつ上記開口
領域を縮小された領域にゲート電極を形成する工程とを
含むことを特徴とする半導体装置の製造方法。
【請求項２】請求項１記載の半導体装置の製造方法に
おいて、上記ドレイン拡散層上部に、ソース電極と電気的に接続
するためのプレート電極を形成する工程を含むことを特
徴とする半導体装置の製造方法。
【請求項３】請求項２記載の半導体装置の製造方法に
おいて、上記プレート電極を形成する工程は、上記ゲート電極の形成時に、ソース電極，ドレイン電極
の形成と同時に、上記ドレイン拡散層上部の上記第１の
層間絶縁膜上に、導電層を形成することにより形成する
ものであることを特徴とする半導体装置の製造方法。
【請求項４】請求項２記載の半導体装置の製造方法に
おいて、上記プレート電極を形成する工程は、上記ゲート電極とともにソース電極，ドレイン電極を形
成した後に、上記ゲート電極上方を覆うとともに、その
一端が上記ドレイン拡散層上部に位置し、その他端が上
記ソース電極と接続するように、上記基板上に第２の層
間絶縁膜を介して、導電膜を形成するものであることを
特徴とする半導体装置の製造方法。
【請求項５】半導体基板の表面領域にダミーゲート電
極をマスクとしたイオン注入により形成されたソース，
ドレイン拡散層と、上記ソース，ドレイン拡散層を形成するための不純物注
入時に用いた上記ダミーゲート電極よりなるマスクより
も内側に、その先端部が上記半導体基板上に位置して突
出する形状を有する層間絶縁膜と、上記層間絶縁膜上の上記不純物注入時に用いたマスクを
除去した領域に、そのゲート幅が上記マスクの幅より小
さく形成されたゲート電極とを備えたことを特徴とする
半導体装置。
【請求項６】請求項５記載の半導体装置において、上記ドレイン拡散層上部に、上記ソース電極と電気的に
接続するためのプレート電極を備えたことを特徴とする
半導体装置。