JPH065825A - 集積回路論理ゲートアレイ - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】 ＢｉＣＭＯＳ論理ゲートアレイのための半導
体基板における繰り返しセル構造。 【構成】 セル構造は列として形づくられた３つの領域
を有する。第１の列方向の領域はＰ−ウェルであり、か
つ列方向の領域の範囲内で形成されたＮ型材料の４つの
垂直に整列された活性領域を有する。活性領域の各々
は、２つのＮＭＯＳトランジスタを形成するために２つ
のゲート電極を有する。同様に、第２の列方向の領域は
Ｎ−ウェルであり、Ｐ型材料の４つの垂直に整列された
活性領域を有する。そのような活性領域の各々は、２つ
のＰＭＯＳトランジスタを形成する。第３の列は２つの
バイポーラトランジスタを有し、各々は垂直に整列され
たコレクタ、ベースおよびエミッタ領域を有する。結果
として生じるＢｉＣＭＯＳ論理アレイはマクロセルの融
通性のある場所を許し、集積回路の小型化の実現をかな
える。

Description

【発明の詳細な説明】

【０００１】

【発明の背景】この発明は論理アレイ集積回路構造に関
し、かつより特定的にはＢｉＣＭＯＳ論理アレイ集積回
路構造に関する。

【０００２】論理アレイは部分的に接続された半導体装
置（その大部分がトランジスタである）のアレイを有す
る集積回路装置である。集積回路は複数個の導電層のレ
イアウトの特定によって完成され、それは典型的に２層
であり、そしてそれは半導体装置を相互接続する。導電
層のレイアウトは一般的論理アレイをユーザの特定的ニ
ーズに適合させる。

【０００３】論理アレイと相関するものは、導電層が、
相互接続された半導体装置とでＮＡＮＤ、ＮＯＲ、フリ
ップフロップ、カウンタその他同種類のもののような共
通に使用される論理機能ブロックを実現するためのレイ
アウトパターンのコンパイルであるところのマクロセル
ライブラリである。ユーザは、論理機能ブロックおよび
それらの相互接続を特定することによって、アレイを適
合させる。結果として生じる集積回路はこの態様におい
て、ユーザの要求のために特定的に設計される。

【０００４】論理アレイに対する制約は、レイアウトパ
ターンによって形成された導電線が保存されなければな
らないということである。導電金属層において、ひとた
び領域が輪郭を描かれ、かつマクロセルの範囲内で接続
点のために使用されると、それはまたマクロセルをお互
いに接続されることに利用できるものではない。

【０００５】この制約を有して、論理アレイは最大の融
通性および小型のために理想的に実現化される。論理ア
レイはできるだけ多くの論理機能ブロックを小型に実行
することができるのみでなく、マクロセルがアレイ内で
できるだけ多くの場所に位置付けられるような論理アレ
イであるべきである。このことは、相互接続する導電線
を形成するためにマクロセルの間の導電線が利用可能な
状態で、集積回路における望ましい目標である小型設計
のために、所望とされる集積回路の異なったマクロセル
がともに接近して位置されることを可能にする。

【０００６】たとえばこのような融通性のあるかつ小型
論理アレイ設計は、１９８９年１１月２８日にエイ・シ
ー・ヒュイ（Ａ．Ｃ．Ｈｕｉ）らに発行された「二重金
属ＨＣＭＯＳ小型アレイ（Double Metal HCMOS Compact
ed Array）」と題されたこの譲受人の米国特許第４、８
８４、１１８号において説明される。その特許はＣＭＯ
Ｓ（相補形金属酸化物半導体）技術における融通性のあ
る、かつ高密度論理アレイを教示する。しかしながら、
これまでＢｉＣＭＯＳ技術における論理アレイは融通性
および小型という点に関して完全に満足のいくものでは
なかった。ＢｉＣＭＯＳ（バイポーラ相補形金属酸化物
半導体）技術における、バイポーラ技術はＣＭＯＳのそ
れに結合される。ＢｉＣＭＯＳ集積回路における、より
高速のバイポーラトランジスタは適当な場所に位置さ
れ、バイポーラトランジスタに固有の速度および駆動能
力を用いる。ＣＭＯＳトランジスタは、ＣＭＯＳ回路の
より高いパッキング密度およびより低い電力消費が適当
であるところではどこでも使用される。

【０００７】こうしてこの発明はこれまでのＢｉＣＭＯ
Ｓ論理アレイよりもっとさらに小型でかつ融通性のある
ＢｉＣＭＯＳ論理アレイに向けられる。

【０００８】

【発明の要約】この発明はＢｉＣＭＯＳ論理ゲートアレ
イのための半導体基板における繰り返しセル構造を備え
る。セル構造は列として形づくられる３つの領域を有す
る。第１の列方向の領域はＰ−ウェルでありかつ領域内
で前記活性領域がお互いに関して垂直に整列されるよう
な列方向の領域の範囲内で形成されたＮ型材料の４つの
活性領域を有する。活性領域の各々は、第１のソース／
ドレイン領域、第２のソース／ドレイン領域、第３のソ
ース／ドレイン領域、前記第１および第２のソース／ド
レイン領域の間の第１のチャネル領域、前記第１のチャ
ネル領域の導電性を制御するために前記第１のチャネル
領域より上に形成されたゲート、前記第２および第３の
ソース／ドレイン領域の間の第２のチャネル領域、およ
び前記第２のチャネル領域の導電性を制御するために前
記第２の領域より上に形成されたゲートを有する。言換
えれば、各活性領域は２つのＮＭＯＳトランジスタを形
成する。

【０００９】第１の列方向の領域はまたＮＭＯＳトラン
ジスタの下にあるＰ−ウェルのための第１および第２の
タップ領域を有する。第１のタップ領域は最上の活性領
域と前記最上の活性領域のすぐ下にある活性領域との間
に位置され、一方第２のタップ領域は最底の活性領域と
前記活性領域のすぐ上にある活性領域との間に位置され
る。

【００１０】第２の列方向の領域はまた４つのＰ型活性
領域を有するＮ−ウェルを有する。第２の列方向の領域
における活性領域はお互いに関して垂直に整列されかつ
第２の列方向の領域の活性領域の各々は、前記第１の列
方向の領域の活性領域の１つと水平に整列される。活性
領域の各々は第１のソース／ドレイン領域、第２のソー
ス／ドレイン領域、第３のソース／ドレイン領域、前記
第１および第２のソース／ドレイン領域の間の第１のチ
ャネル領域、前記第１のチャネル領域の導電性を制御す
るために前記第１のチャネル領域より上に形成されたゲ
ート、前記第２および第３のソース／ドレイン領域の間
の第２のチャネル領域、およびＰＭＯＳトランジスタを
形成するために前記第２のチャネル領域の導電性を制御
するための前記第２の領域より上に形成されたゲートを
有する。

【００１１】第１の列方向の領域のように、第２の列方
向の領域はＰＭＯＳトランジスタの下にあるＮ−ウェル
と接触するために第１および第２のタップ領域を有す
る。第１のタップ領域は最上の活性領域および前記最上
の活性領域のすぐ下にある活性領域の間に位置される。
第２のタップ領域は最底の活性領域および前記活性領域
のすぐ上にある活性領域の間に位置される。こうして第
２の列方向の領域の第１のタップ領域は第１の列方向の
領域の第１のタップ領域と水平に整列され、かつ第２の
列方向の第２のタップ領域は第１の列方向の領域の第２
のタップ領域と水平に整列される。

【００１２】第３の列方向の領域は下にあるＰ基板を有
し、２つのバイポーラトランジスタおよび１つの抵抗器
を保持する。第１のバイポーラトランジスタのコレク
タ、ベースおよびエミッタ領域ならびに前記第２のバイ
ポーラトランジスタのコレクタ、エミッタおよびベース
領域は、タップ領域に、垂直に第１および第２のバイポ
ーラトランジスタのコレクタ、ベースおよびエミッタ領
域の下に位置される下にあるＰ−基板まで、整列され
る。抵抗器に対して、前記第２のバイポーラトランジス
タのベース領域はベース領域と同じ導電型の、かつそこ
から拡張する拡散された抵抗性の領域を有する。半導体
基板にわたって垂直にかつ水平に繰り返されるこのセル
構造で、ＢｉＣＭＯＳ論理アレイが作成され、それは高
度に融通性のある、かつ小型なものである。

【００１３】この発明の明確な理解は、以下の図面と関
連して、特定の実施例の以下の詳細な説明を熟読するこ
とにより得られるであろう。

【００１４】

【特定の実施例の詳細な説明】いくつかの先行技術Ｂｉ
ＣＭＯＳ論理アレイの調査によりＢｉＣＭＯＳ論理アレ
イにおける融通性および小型の問題が示される。図１
（Ａ）は先行技術における論理アレイのためのＢｉＣＭ
ＯＳ基本セルの上面図である。基本セルは単位であり、
それは半導体基板の表面にわたって繰り返され、論理ア
レイを作成する。図１（Ｂ）は垂直に、かつ平行に模写
される図１（Ａ）の基本セルから作成される部分的論理
アレイである。

【００１５】図１（Ａ）の基本セルにおいて、図面内に
拡散抵抗器を超えて上に位置される単一のバイポーラト
ランジスタがある。バイポーラトランジスタおよび抵抗
器の右側に４つの活性領域があり、その各々は１対のゲ
ート電極によって分けられ、それらは中実の図形によっ
て示される。活性領域およびゲート電極はＮ−チャネル
およびＰ−チャネル型のＭＯＳトランジスタを形成す
る。図１（Ａ）に示されるように、左側上でバイポーラ
トランジスタと拡散抵抗器の間に位置された２つの中間
活性領域（および４つのゲート電極）および２つの活性
領域（および右側上の４つのゲート電極）はそれらの領
域の上にゲート電極がある状態で、Ｎ−チャネルトラン
ジスタの列を形成する。タップ領域、それは活性領域の
下にある半導体領域への電気接触のために必要であり、
垂直に２つの中間活性領域を分ける。

【００１６】他方、右側上の２つの活性領域はＰ−チャ
ネルトランジスタの列を形成する。タップ領域、それは
Ｐ−チャネルトランジスタの活性領域の下にある半導体
領域への電気接触のために必要であり、またそれらの活
性領域を分ける。

【００１７】半導体基板にわたって模写され、図１
（Ａ）の基本セルは図１（Ｂ）に示されるように、バイ
ポーラトランジスタ、Ｎ−チャネルＭＯＳ（ＮＭＯＳ）
トランジスタおよびＰ−チャネルＭＯＳ（ＰＭＯＳ）ト
ランジスタの繰り返し列の論理アレイレイアウトを形成
する。水平および垂直経路指定軌道はこれらの図面に示
されていないが、それに沿って導電層は論理アレイの上
にある導電線内に線で描かれる。すべての論理アレイ設
計においてのように、図１（Ａ）の基本セルは、予め定
められた数の水平経路指定軌道を有し、それに沿って導
電線は規定されることができ、かつ予め定められた数の
垂直経路指定軌道を有し、それに沿って導電線は規定さ
れ得る。

【００１８】図１（Ａ）および図１（Ｂ）の基本セルお
よび論理レイアウトに関する問題点は、単一の論理機能
のためでさえ、結果として生じるマクロセルは典型的に
２つの水平に位置されたバイポーラトランジスタの間で
接続を使用するということである。こうして、マクロセ
ルはバイポーラ、Ｎ−チャネル、Ｐ−チャネルおよび第
２のバイポーラ列の経路指定軌道を使用する。もし横に
配置された第２のマクロセルが作成されると、第２のＢ
ｉＣＭＯＳマクロセルは第２のマクロセルのための次の
バイポーラ列が到達する前に第１のマクロセルから少な
くとも１つのＮ−チャネルおよびＰ−チャネル列離れた
場所に変位されなければならない。こうして、たとえば
６つの経路指定軌道がＮ−チャネルおよびＰ−チャネル
列の各々にわたって位置されると仮定すると、２つのマ
クロセルの間で１２の経路指定軌道によって占められる
領域は、その領域において１２の導電線が必要とされよ
うとされまいと使用される。

【００１９】さらに、２つの積層された図１（Ａ）の基
本セルがこの発明の基本セルに類似して現われる一方
で、図１（Ａ）の基本セルはこの発明の基本セルができ
るように、論理機能の数々を実現することはできない。
こうして類似の寸法の半導体処理技術を仮定すると、先
行技術論理アレイはこの発明の論理アレイが占めるより
もさら大きな半導体表面領域を占める。

【００２０】図１（Ｂ）に示されるように、先行技術Ｂ
ｉＣＭＯＳ論理アレイのさらなる不利は相対的に単純な
論理機能を実現するために、この発明の要求の論理アレ
イよりもさらに多くの装置が要求されるということであ
る。たとえば、２−入力ＮＯＲゲートまたは２−入力Ｎ
ＡＮＤゲートを実現するために、２つのバイポーラトラ
ンジスタおよび８つの活性領域（４Ｎ−チャネルおよび
４Ｐ−チャネル）が図１Ｂの論理アレイにおいて必要と
される。２−入力ＮＯＲ論理ゲートに対して下に示され
るように、この発明は２つのバイポーラトランジスタを
有する２つのＮ−チャネルおよび２つのＰ−チャネル活
性領域のみを効果的に使用する。このことは必要とされ
るかもしれない付加論理機能のための基本セルにおける
残余の２つのＮ−チャネル活性領域および２つのＰ−チ
ャネル活性領域を解放する。この発明による装置のこの
効果的な使用はまた２−入力ＮＡＮＤゲートに対しても
真である。

【００２１】図２は先行技術において見出される第２の
ＢｉＣＭＯＳ基本セルの上面図である。ここでは２つの
バイポーラトランジスタの中心の列にはＮＭＯＳトラン
ジスタの列およびＰＭＯＳのトランジスタの列がいずれ
かの両側の側面に置かれる。基本セルの遠端で両側上に
より小さくつくられたＮＭＯＳおよびＰＭＯＳトランジ
スタの２つの列がある。基本セルの様々な領域が図面に
示され活性領域、シェードされたゲート電極、ポリシリ
コン抵抗器（これもまたシェードされる）、およびタッ
プ領域を含む。

【００２２】図２の基本セルの問題は図１（Ａ）の基本
セルに関してさらに悪いものであり、それは図面の左か
ら始まり、小さなＭＯＳ列、Ｐ−チャネル列、Ｎ−チャ
ネル列、バイポーラ列、第２のＮ−チャネル列、第２の
Ｐ−チャネル列および第２のＭＯＳ列を横に占める。こ
の基本セルはバイポーラ列のあたりの中心に置かれるで
あろう最も単純な論理機能マクロセルを実現することが
できる。しかしながら、基本セルの考察からも明白であ
るように、第２の側面に位置されたマクロセルは、２つ
のマクロセルの間で介在する垂直経路指定軌道によって
規定された導電線のすべてが必要とされようとされまい
と、第１のマクロセルから数列離れて位置されなければ
ならない。

【００２３】これらの先行技術基本セルの問題およびこ
の発明の利点は、この発明の単一基本セルの上面図であ
る図３の考察によって明らかになる。このセルはＢｉＣ
ＭＯＳ論理アレイを作成するために半導体基板にわたっ
て垂直にかつ水平に一歩ずつ繰り返される。図３の上部
で示されるように、セルはＮ−チャネルおよびＰ−チャ
ネルと記されたＭＯＳトランジスタの２つの列およびバ
イポーラと記されたバイポーラトランジスタの１つの列
を有する。

【００２４】Ｎ−チャネル列におけるトランジスタは基
板のＰ−ウェル領域におけるＮＭＯＳトランジスタであ
る。Ｐ−ウェル領域はＰ型ドーパントの列に形づくられ
た領域である。領域は図３におい垂直に走り、かつ図面
には示されない。Ｐ−ウェルの範囲内でＮＭＯＳトラン
ジスタのために４つの活性領域が形成される。これらの
活性領域は箱型でかつ実線Ｓ１０、Ｓ３０、Ｓ５０およ
びＳ７０によって輪郭を描かれる。箱型の活性領域の各
々の上には、２つのＮＭＯＳトランジスタを形成するた
めに活性領域を個々のソース／ドレイン領域に分けるた
めの２つのゲート電極（典型的にポリシリコンの）があ
る。ゲート電極の各々の右手端および左手端は上に存在
する導電線のためのあり得るコンタクト領域として働く
ために広げられた領域を有する。

【００２５】線Ｓ１０、Ｓ３０、Ｓ５０およびＳ７０に
よって輪郭を描かれた活性領域はＮ−ドープされた領域
である。もちろん、ゲート電極の各々のすぐ下のチャネ
ル領域はＰ−ウェルの一部であり、かつＰ−ドープされ
たものである。

【００２６】たとえば線１０において輪郭を描かれた活
性Ｎ−ドープされた領域はＧ１１およびＧ１２の２つの
ゲート電極を有する。ゲート電極Ｇ１１はソース／ドレ
イン領域Ｓ１２からソース／ドレイン領域Ｓ１１を分離
し、かつゲート電極Ｇ１２は第３のソース／ドレイン領
域Ｓ１３からソース／ドレイン領域Ｓ１２を分離する。
２つのＮＭＯＳトランジスタはこのように形成され、第
１のトランジスタはソース／ドレイン領域Ｓ１１、ゲー
ト電極Ｇ１１およびソース／ドレイン領域Ｓ１２を有
し、第２のトランジスタはソース／ドレイン領域Ｓ１
２、ゲート電極Ｇ１２およびソース／ドレイン領域Ｓ１
３を有する。

【００２７】同様に、線Ｓ３０によって輪郭を描かれた
活性領域は２つのＮＭＯＳトランジスタを有する。第１
のトランジスタはソース／ドレイン領域Ｓ３１、ゲート
電極Ｇ３１およびソース／ドレイン領域Ｓ３２によって
形成される。第２のトランジスタはソース／ドレイン領
域Ｓ３２、ゲート電極Ｇ３２およびソース／ドレイン領
域Ｓ３３によって形成される。

【００２８】線Ｓ５０およびＳ７０によって輪郭を描か
れた活性領域まもたその各々が類似の態様である２つの
ＮＭＯＳトランジスタを有する。

【００２９】Ｎ−チャネル列はまた２つのタップ領域Ｔ
１およびＴ２を有し、それらは多くドープされたＰ領域
である。タップ領域Ｔ１およびＴ２はＮＭＯＳトランジ
スタを含むＰ−ウェルと電気接触をする。

【００３０】Ｐ−チャネル列はＰＭＯＳトランジスタを
有し、すなわち、Ｎ−ウェルにおいてＰ−チャネルトラ
ンジスタを有する。Ｎ−チャネル列のための場合のよう
に、Ｎ−ウェルは図面内で垂直に走る列に形づくられた
Ｎ−ドープされた領域である。Ｎ−ウェルはまた図にお
いて示されない。Ｎ−ウェルの範囲内で、ＰＭＯＳトラ
ンジスタのための４つのＰ−ドープされた活性領域が形
成される。これらの活性領域は箱型でかつ実線Ｓ２０、
Ｓ４０、Ｓ６０およびＳ８０によって輪郭を描かれる。
活性領域につき２つのＮＭＯＳトランジスタを形成する
ために箱型の活性の各々にわたって２つのゲート電極が
ある。もちろん、チャネル領域、またはゲート電極の下
の活性領域のそれらの部分が、下にあるＮ−ウェルの部
分としてＮ−ドープされたものであるということは理解
される。

【００３１】線Ｓ２０によって輪郭を描かれた活性Ｐ−
ドープされた領域は、たとえば２つのゲート電極Ｇ２１
およびＧ２２を有する。ゲート電極Ｇ２１はソース／ド
レイン領域Ｓ２１をソース／ドレイン領域Ｓ２２から分
離し、かつゲート電極Ｇ２２はソース／ドレイン領域Ｓ
２２を第３のソース／ドレイン領域Ｓ２３から分離す
る。２つのＰＭＯＳトランジスタが形成される。第１の
ＰＭＯＳトランジスタはソース／ドレイン領域Ｓ２１、
ゲート電極Ｇ２１およびソース／ドレイン領域Ｓ２２を
有する。線Ｓ２０によって規定されるその活性領域にお
いて、第２のＰＭＯＳトランジスタはソース／ドレイン
領域Ｓ２２、ゲート電極Ｇ２２およびソース／ドレイン
領域Ｓ２３を有する。

【００３２】同様に、線Ｓ４０によって輪郭を描かれた
活性領域は２つのＮＭＯＳトランジスタを有する。第１
のトランジスタは、ソース／ドレイン領域Ｓ４１、ゲー
ト電極Ｇ４１およびソース／ドレイン領域Ｓ４２によっ
て形成される。第２のトランジスタはソース／ドレイン
領域Ｓ４２、ゲート電極Ｇ４２およびソース／ドレイン
領域Ｓ４３によって形成される。

【００３３】線Ｓ６０およびＳ８０によって輪郭を描か
れた活性領域はまた各々が類似の態様の２つのＰＭＯＳ
トランジスタを有する。

【００３４】Ｐ−チャネル列はまた２つの高度にドープ
されたタップ領域Ｔ３およびＴ４を有する。これらのＮ
−ドープされた領域Ｔ３およびＴ４はそこにおいてＰＭ
ＯＳトランジスタが横たわるＮ−ウェルと電気接触をす
る。

【００３５】セルのバイポーラ列は、それは図３の左に
示されるが、２つのバイポーラトランジスタを含む。第
１のバイポーラトランジスタＢ１はベース領域Ｂ１２の
範囲内で表面コレクタ領域Ｂ１１、ベース領域Ｂ１２お
よびエミッタ領域Ｂ１３を有する。第２のバイポーラト
ランジスタＢ２はベース領域Ｂ２２の範囲内で表面コレ
クタ領域Ｂ２１、ベース領域Ｂ２２およびエミッタ領域
Ｂ２３を有する。両方のトランジスタは集積回路バイポ
ーラトランジスタ構造において共通であるように、ベー
ス領域Ｂ１２およびＢ２２の下にそれぞれに拡張する埋
設のコレクタ領域を有する。第２のトランジスタＢ２の
ベース領域Ｂ２２は拡張を有し、それは軽くドープされ
た領域Ｂ２４で抵抗器として作用することができる。最
終的にバイポーラ列は軽くドープされたＰ型基板に電気
接続する多くドープされたＰ型タップ領域Ｔ５を有す
る。この実施例においてバイポーラトランジスタはＮＰ
Ｎ型である。こうして、コレクタおよびエミッタ領域は
Ｎ型であり、かつベースおよび抵抗性拡張領域Ｂ２４は
Ｐ型である。２つのバイポーラトランジスタのこれらの
コレクタ、ベースおよびエミッタ領域のすべては垂直に
領域Ｂ２４およびタップ領域Ｔ５とともに整列される。

【００３６】導電線がセル上を横たわり得る経路指定軌
道は垂直の点線Ｖ１−Ｖ１５および水平の点線Ｈ１−Ｈ
１４によって示される。図３のＮ−チャネル列にわたっ
て６つの垂直経路指定軌道があり、かつＰ−チャネル列
にわたって６つの垂直経路指定軌道がある。バイポーラ
列は３つの垂直軌道を有する。今日の集積技術において
共通であるように、図３のセルか関係するＢｉＣＭＯＳ
論理アレイはシリコン酸化物の絶縁層によって分離され
た金属の２つの層によって形成された導電線を有する。
各金層は導電線を形成するためにマスクする技法によっ
て描かれる。

【００３７】図３のセルは大部分の論理機能のためのマ
クロセルとして作用するために十分な活性装置を含む。
適当に接続され、セルはインバータ、２−、３−さらに
４−入力ＮＡＮＤさらにＮＯＲ論理ゲート、ラッチなど
を実現化することができる。

【００３８】図３の基本セルの繰り返されるパターンを
有する部分的論理アレイの上面図が図４に示される。基
本セルの３つの異なるバージョン、Ｃ１、Ｃ２およびＣ
３は図３において輪郭を描かれる。セルＣ１は左側上に
バイポーラ列を、中央にＮ−チャネル列（ＮＭＯＳトラ
ンジスタ）を、かつ右側上にＰ−チャネル列（ＰＭＯＳ
トランジスタ）を有して図３において構成される。セル
Ｃ２においてＮ−チャネル列は左側上に、Ｐ−チャネル
列は中央にかつバイポーラ列は右側上にある。セルＣ３
はＰ−チャネルを左側上に、バイポーラ列を中央にかつ
Ｎ−チャネル列を右側上に有する。こうして、一列左あ
るいは右に動かすことによってさえ、この発明のセルは
なおもほとんどの論理機能を実現することに利用可能で
ある。こうしてこの発明はマクロセルの間のスペースを
融通性を持って参酌する。３個、６個、９個、１２個な
どの導電線の組合わせによって占められたスペースはマ
クロセルのためにどの列が予約されるかによってマクロ
セルを相互接続するために使われ得る。

【００３９】このことは、この発明の融通性を示す。図
４の論理アレイのユーザは任意の数の列によってマクロ
セルを自由に分離することができる。こうして、マクロ
セルの間での相互接続を行なうために要求される数の経
路指定軌道のみが利用される。先行技術ＢｉＣＭＯＳ論
理アレイと異なって、この発明の論理アレイにおいて結
果として生じるマクロセルはスペースの効果的利用のた
めに小型化され得る。

【００４０】この発明の融通性は、図５ないし図８にお
いてさらに示される。図５は２−入力ＮＯＲ論理ゲート
の例示的なＢｉＣＭＯＳ回路図である。ＮＯＲ論理回路
はＶ _DDでの電圧基準（典型的に＋５ボルトで）とＶ_SSで
の電圧基準（接地で）との間に接続される。論理回路は
入力信号ＡおよびＢのための２つの入力端子を、かつ出
力信号Ｚのための端子を有する。いかなるＮＯＲ論理ゲ
ートにおいてと同様に、出力信号Ｚは入力信号Ａおよび
Ｂの両方がローであるときにのみハイである。その他の
ときは出力信号Ｚはローである。

【００４１】図５の回路は２つの直列に接続されたＰＭ
ＯＳトランジスタＱＰ１およびＱＰ２を有する。通過に
おいて、ＰＭＯＳトランジスタはＭＯＳトランジスタの
ゲート電極上のバブル図形によって記号で示されること
は注目されるべきである。ＰＭＯＳトランジスタＱＰの
ソース電極はＶ_DDでの電源に接続される。トランジスタ
ＱＰ２のゲート電極は入力信号Ｂのための端子に接続さ
れ、一方でトランジスタＱＰ２のドレイン電極はＰＭＯ
ＳトランジスタＱＰ１のソース電極に接続される。トラ
ンジスタＱＰ１はそのゲート電極が入力信号Ａのための
端子に接続され、かつそのドレイン電極が２つのＮＭＯ
ＳトランジスタＱＮ１およびＱＮ２のドレイン電極に接
続される。ＱＮ１およびＱＮ２の両方のトランジスタの
ソース電極は抵抗器Ｒ１を介してＶ_SS（接地）に接続さ
れる。トランジスタＱＮ１のゲート電極は入力信号Ａの
ための端子に接続され、一方でトランジスタＱＰ２のゲ
ート電極は入力信号Ｂのための端子に接続される。

【００４２】２つの他のＮＭＯＳトランジスタＱＮ３お
よびＱＮ４はそれらのソース電極が抵抗器Ｒ１を介して
Ｖ_SSに接続される。トランジスタＱＮ３はそのゲート電
極が、トランジスタＱＮ２およびＱＰ２のゲート電極と
並列に、入力信号Ｂのための端子に接続される。トラン
ジスタＱＮ４はそのゲート電極がトランジスタＱＮ１お
よびＱＰ１のゲート電極と並列に、入力信号Ａのための
端子に接続される。

【００４３】２つのバイポーラトランジスタＰＢ１およ
びＰＢ２は図４のＮＯＲ回路の出力段を形成する。第１
のバイポーラトランジスタＱＢ１はそのコレクタ電極が
Ｖ_DDで電源に接続されかつそのベース電極がＰＭＯＳト
ランジスタＱＰ１のドレイン電極とＮＭＯＳトランジス
タＱＮ１およびＱＮ２のドレイン電極との間に接続され
る。トランジスタＱＢ１のエミッタ電極は出力信号Ｚの
ための端子に接続され、かつまた第２のバイポーラトラ
ンジスタＱＢ２のコレクタ電極に接続される。そのトラ
ンジスタのベース電極はＮＭＯＳトランジスタＱＮ１−
ＱＮ４のソース電極にかつ抵抗器Ｒ１を介してＶ_SSの電
源に接続される。

【００４４】図６、図７および図８は図５のＮＯＲゲー
トがこの発明の基本セルの異なる構成を有して、いかに
して実現され得るかということを例示的に図示したもの
である。経路指定軌道に沿った実線は輪郭を描かれた第
１の導電層の存在を示し、一方で点線は第１の導電層よ
り上の輪郭を描かれた第２の導電層を示す。点線と並列
に走る実点は第２の導電線が第１の導電線と並列にかつ
全体にわたって走っていることを示す。実点は導電線に
よって基板における活性領域のような拡散との接触を示
し、かつ「Ｘ」は２つの導電線の間での接続のために２
つの導電層を分離する絶縁層におけるバイアを示す。

【００４５】図６ないし図８の装置レイアウトを有する
図５の素子を識別するために、図５におけるものと同じ
参照番号が後の図面において使用される。ＭＯＳトラン
ジスタのために、図５の参照番号が図６ないし図８のレ
イアウトのゲート電極に固定される。バイポーラトラン
ジスタのために、参照番号はバイポーラトランジスタレ
イアウトのベース領域に固定される。さらに、レイアウ
トの導電線は図５において同じ参照番号を有する。

【００４６】図６の実現化例において、バイポーラ列は
Ｐ−チャネルとＮ−チャネル列との間にある。Ｖ_DDおよ
びＶ_SSでの電源線は垂直に走る。Ｖ_DD電源線に伴ってダ
ウンすると電源線はＰＭＯＳトランジスタ列のためにＮ
−ウェルタップに接続される。タップをＮ−ウェルに固
定するために、タップ領域への接触は２回行なわれるこ
とは注目されるべきである。Ｖ_DD電源線は分岐線によっ
て右側にバイポーラトランジスタＱＢ１のコレクタ領域
に接続されかつ、また第２のＮ−ウェルタップ領域と二
重の接触をする前に、ＰＭＯＳトランジスタのためにソ
ース／ドレイン領域と接触する。

【００４７】図６の右側上で、Ｖ_SS電源線は最初にバイ
ポーラ列の右側でＮＭＯＳトランジスタのためのＰ−ウ
ェルのためにタップ領域と二重の接触をする。図６の頂
上から図の底に進むにつれて、Ｖ_SS電源線はＰ−ウェル
に対して第２のタップ領域と二重の接触をし、かつ左側
で分岐線によって、第２のバイポーラトランジスタＱＢ
２のエミッタ領域と接触をし、抵抗器Ｒ１のために拡散
された領域の端に、かつ第２のバイポーラトランジスタ
ＱＢ２のためにタップ領域と接触する。

【００４８】入力信号Ａを受ける導電線１０はＮＭＯＳ
トランジスタＱＮ１およびＱＮ４のゲート電極の右手端
と接触しかつＰＭＯＳトランジスタＱＰ１のゲート電極
の右手端と接触するために左側を走る。入力信号Ｂを受
ける導電線１１はＮＭＯＳトランジスタＱＮ３のゲート
電極の右手端、ＮＭＯＳトランジスタＱＮ２のゲート電
極の左手端およびＰＭＯＳトランジスタＱＰ２のゲート
電極の右手端と接触する。

【００４９】ＮＯＲ論理回路から出力信号Ｚを搬送する
導電線１２はＮＭＯＳトランジスタＱＮ３およびＱＮ４
のゲート電極の間で共通のソース／ドレイン領域と接触
する。線１２は第２のバイポーラトランジスタＱＢ２の
コレクタ領域および第１のバイポーラトランジスタＱＢ
１のエミッタ領域と接触するために上向きにかつ左側に
移行する。

【００５０】導電線１３は第１のバイポーラトランジス
タＱＢ１のベース領域をＮＭＯＳトランジスタＱＮ１お
よびＱＮ２のゲート電極の間でソース／ドレイン領域に
接触させる。バイア接触によって、導電線１５は線１３
をＰＭＯＳトランジスタＱＰ１のドレイン領域の接触に
接続する。導電線１４の垂直分岐によって、４つのＮＭ
ＯＳトランジスタＱＮ３、ＱＮ４、ＱＮ２およびＱＮ１
のソース領域はともに接続される。線１４の水平分岐は
第２のバイポーラトランジスタＱＢ２のベース領域と接
触する。

【００５１】図７の実現化例において、バイポーラ列は
Ｎ−チャネルおよびＰ−チャネル列の右側上にある。２
つのＶ_SSおよび１つのＶ_DD電源線は垂直に走る。左のＶ
_SS電源線はＮＭＯＳトランジスタのためのＰ−ウェルの
ためにタップ領域と接触し、一方で右のＶ_SS電源線は第
２のバイポーラトランジスタＱＢ２のエミッタ領域と抵
抗器Ｒ１のために拡散された抵抗器領域の遠端で接触
し、かつ第２のバイポーラトランジスタＱＢ２のための
Ｐ基板のためにタップ領域と接触する。中心Ｖ_DD電源線
はＰＭＯＳトランジスタのためにＮ−ウェルに対してタ
ップ領域と二重の接触をし、かつ右側で分岐によって第
１のバイポーラトランジスタＱＢ１のコレクタ領域と接
触する。１つが図において下向きに進むとき、電源線は
またＮ−ウェルに対して別のタップ領域と二重の接触を
する前にＰＭＯＳトランジスタＱＰ２のソース領域と接
触する。

【００５２】導電線１０は入力信号Ａを受け、垂直ルー
プパターンによってＮＭＯＳトランジスタＱＮ１および
ＱＮ４のゲート電極の右手端と接触をする。線１０はま
た接触からトランジスタＱＮ１ゲート電極へ短い距離を
水平に走り、ＰＭＯＳトランジスタＱＰ１のゲート電極
の左手端と接触する。

【００５３】導電線１１は入力信号Ｂを受け、ＮＭＯＳ
トランジスタＱＮ２のためにゲート電極の右手端に接触
し、かつ短い距離を離れて、ＰＭＯＳＱＰ２のためにゲ
ート電極の左手端に接触する。線１１はＮＭＯＳトラン
ジスタＱＮ３のゲート電極の右手端に接触するために降
下しかつ左に向きを変える。

【００５４】出力信号Ｚのために、導電線１２は第１の
バイポーラトランジスタＱＢ１のエミッタ領域および第
２のバイポーラトランジスタＱＢ２のコレクタ領域と接
触して右側上で始まる。線１２はＮＭＯＳトランジスタ
ＱＮ３およびＱＮ４のゲート電極の間でソース／ドレイ
ン領域と接触するために左かつ下向きに移動する。

【００５５】横の導電線１３は第１のバイポーラトラン
ジスタＱＢ１のベース領域をＮＭＯＳトランジスタＱＮ
１およびＱＮ２のゲート電極の間で共通のソース／ドレ
イン領域に接続された導電線１５に接続する。導電線１
３はまたＰＭＯＳトランジスタＱＰ１のドレイン領域に
接続される。別の横の導電線１４は第２のバイポーラト
ランジスタＱＢ２のベース領域を垂直分岐によってＮＭ
ＯＳトランジスタＱＮ３、ＱＮ４、ＱＮ２およびＱＮ１
のソース領域に接続するために水平に走る。図８におけ
る第３の実現化例は図３に見られるように、左側上でバ
イポーラ列を有し、Ｎ−チャネルおよびＰ−チャネルト
ランジスタ列がそれに続く。２つのＶ_DDおよび１つのＶ
_SS電源線は垂直に走る。左側上のＶ_DD線は第１のバイポ
ーラトランジスタＱＢ１のコレクタ領域と接触する。右
側上のＶ_DDはＰＭＯＳトランジスタのためにＮ−ウェル
に対して２つのタップ領域と二重の接触をする。Ｖ_DD線
はまたＰＭＯＳトランジスタＱＰ２のソース領域と接触
する。

【００５６】中心に位置されたＶ_SS電源線はＮＭＯＳト
ランジスタのためにＰ−ウェルに対して２つのタップ領
域と二重の接触をする。左への水平分岐によって、Ｖ_SS
線はまた第２のバイポーラトランジスタＱＢ２のエミッ
タ領域と接触する。左への別の水平分岐によって、Ｖ_SS
線は抵抗器Ｒ１のための拡散された領域の遠端に、かつ
バイポーラトランジスタのためのＰ基板のためのタップ
領域へ接触する。

【００５７】入力信号Ａを受ける導電線１０はＮＭＯＳ
トランジスタＱＮ１のゲート電極の右端およびＰＭＯＳ
トランジスタＱＰ１のゲート電極の隣接する左端と接触
する。導電線１０はそれから、ＮＭＯＳトランジスタＱ
Ｎ４のゲート電極の右端と接触するために、ループ内で
降下する。入力信号Ｂを受ける導電線１１はＮＭＯＳト
ランジスタＱＮ２のゲート電極の右端およびＰＭＯＳト
ランジスタＱＰ２のゲート電極の隣接した左端にＮＭＯ
ＳトランジスタＱＮ３のゲート電極の右端と接触するた
めに下向きにループする前に接触する。

【００５８】出力信号Ｚ導電線１２は第１のバイポーラ
トランジスタＱＢ１のエミッタ領域および第２のバイポ
ーラトランジスタＱＢ２のコレクタ領域と接触する。線
１２は、それからＮＭＯＳトランジスタＱＮ３およびＱ
Ｎ４のゲート電極の間でソース／ドレイン領域と接触す
るために、右に水平に以降しかつ下向きに折り返す。

【００５９】図８における導電線１３は第１のバイポー
ラトランジスタＱＢ１のベース領域と接触し、かつＮＭ
ＯＳトランジスタＱＮ１およびＱＮ２のゲート電極の間
で共通のソース／ドレイン領域と接触する線１５の一部
分になる。線１５はバイアを介してＰＭＯＳトランジス
タＱＰ１のドレイン領域への接触のための第２の導電層
において右へ走る。導電線１４の垂直分岐は移動し、Ｎ
ＭＯＳトランジスタＱＮ３、ＱＮ４、ＱＮ２およびＱＮ
１のソース領域の接触する。線１４の水平分岐は第２の
バイポーラトランジスタＱＢ２のベース領域と接触す
る。

【００６０】こうして、図５の例示的なＮＯＲ論理ゲー
ト回路は単に１つの列を左または右に移動することによ
ってなおも実現され得る。マクロセルを実現するために
その６つの経路指定軌道をさらに移動する必要はない。
マクロセルの場所におけるこの融通性はこの発明が前の
ＢｉＣＭＯＳ論理アレイにおけるよりもさらに密接にと
もにマクロセルと相互接続することを許す。

【００６１】この発明の融通性の別の例は、図９ないし
図１１に示される。ＮＯＲ論理ゲートよりもより複雑な
機能はその回路図が図９に示されるＪ−Ｋフリップフロ
ップである。回路は入力信号ＪおよびＫのための２つの
端子、クロック信号のための入力端子、テスト機能のた
めのテスト入力信号のためのおよびテスト可能制御信号
のための２つの入力端子、ならびにクリアおよびセット
機能のための２つの制御入力信号を有する。図９に見ら
れるように、回路は非常に複雑である。

【００６２】図１０および図１１は図９のＪ−Ｋフリッ
プフロップ回路のマクロセル実現化例を示す。例示的な
図１０において、バイポーラ列は左側上にあり、Ｎ−チ
ャネルおよびＰ−チャネル列が、それに続く。マクロセ
ルは図３のいくつかの基本セルを覆う。３つの電圧電源
線が要求され、それらは２つのＶ_DD電源線および１つの
Ｖ_SS線であり、しかし、３つの列（バイポーラ、Ｎ−チ
ャネルおよびＰ−チャネル）のみが占められる。この発
明で、別のマクロセルが列を図１０のマクロセルのすぐ
右または左に占めることは可能である。

【００６３】このことは、図１１に示される第２の実現
化例において真であり、それは左側上のＰ−チャネルと
右側上のＮ−チャネルとの間で中央にバイポーラ列を有
する。再び、複雑なマクロセルが３つの列のみを占め
る。示されてはいないが、Ｊ−Ｋフリップフロップ回路
がＮ−チャネルおよびＰ−チャネル列の右側にバイポー
ラ列を有して同様に実現化され得る。

【００６４】こうして、この発明が好ましい実施例と関
連して特定的に示されかつ説明されてきたが、形状およ
び詳細における変更がこの発明の真意を逸脱することな
しになされ得ることが当業者には理解される。したがっ
て、前掲の請求項の境界および範囲によってのみ制限さ
れるような発明に独占的な権利が認められることが意図
される。

【図面の簡単な説明】

【図１】（Ａ）先行技術ＢｉＣＭＯＳ基本セルの上面図
レイアウトである。 （Ｂ）図１（Ａ）の基本セルを使用する論理アレイの部
分レイアウトである。

【図２】第２の先行技術ＢｉＣＭＯＳ基本セルの上面図
レイアウトである。

【図３】この発明に従ったＢｉＣＭＯＳ基本セルの上面
図レイアウトである。

【図４】この発明に従った複数個の図３ＢｉＣＭＯＳセ
ルのレイアウトである。

【図５】２−入力ＮＯＲ論理ゲートのＢｉＣＭＯＳ回路
図である。

【図６】基本マクロセルの１つの配置における図５の論
理回路の実現化例を示す。

【図７】基本マクロセルの他の配置における図５の論理
回路の実現化例を示す。

【図８】基本マクロセルのさらに他の配置における図５
の論理回路の実現化例を示す。

【図９】Ｊ−ＫフリップフロップのＢｉＣＭＯＳ回路図
である。

【図１０】図９のフリップフロップの異なるマクロセル
実現化例である。

【図１１】図９のフリップフロップの異なるマクロセル
実現化例である。上記の図面のレイアウトが同じ縮尺で
なければならない必要はないということが注目されるべ
きである。むしろ、各々の図面に関してその目的に最大
限に適うように縮尺が調整される。

【符号の説明】

１０ 導電線 １５ 導電線 Ｂ１ バイポーラトランジスタ Ｂ２ バイポーラトランジスタ Ｃ１ セル Ｃ２ セル Ｃ３ セル Ｇ１２ ゲート電極 Ｇ４２ ゲート電極 Ｓ３０ 実線 Ｓ８０ 実線 Ｔ１ タップ領域 Ｔ３ タップ領域

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 19/173 9383−5Ｊ 19/177 9383−5Ｊ (72)発明者 アンナ・タム アメリカ合衆国、95014 カリフォルニア 州、クパーティノ、オーク・スプリング・ コート、11605 (72)発明者 ダニエル・ウォン アメリカ合衆国、95120 カリフォルニア 州、サン・ホーゼィ、ブレット・ハート・ ドライブ、7055

Claims (9)

【特許請求の範囲】
1. 【請求項１】 半導体基板における集積回路論理ゲート
   アレイ構造であって、 周期的に繰り返しかつ互いに隣接する第１、第２および
   第３の列方向の領域を含み、前記列方向の領域は素子の
   アレイを有し、連続的な列方向の領域における前記素子
   は互いに固定された関係であり、 前記第１の列方向の領域は第１の導電型のものであり、
   かつ前記第２の列方向の領域は第２の導電型のものであ
   り、前記第１および第２の列方向の領域における前記素
   子は、 前記列方向領域の活性領域が行に整列されるように前記
   列方向の領域内で形成された活性領域を含み、前記活性
   領域の各々は第１のソース／ドレイン領域、第２のソー
   ス／ドレイン領域、第３のソース／ドレイン領域、前記
   第１および第２のソース／ドレイン領域の間の第１のチ
   ャネル領域、前記第１のチャネル領域の導電性を制御す
   るために前記第１のチャネル領域より上に形成されたゲ
   ート、前記第２および第３のソース／ドレイン領域の間
   の第２のチャネル領域、および前記第２のチャネル領域
   の導電性を制御するために前記第２の領域より上に形成
   されたゲートを有し、 前記列方向の領域におけるタップ領域が行に整列される
   ように前記列方向の領域内で形成されたタップ領域をさ
   らに含み、前記タップ領域はそこにおいてそれらが形成
   される列方向の領域と同じ導電型のものであり、 各々の列方向の領域における前記活性領域および前記タ
   ップ領域は前記列方向の各々の長さを走る中心線につい
   て対称であり、１つのタップ領域は前記第１および第２
   の列方向の領域の各々の範囲内で２つの活性領域を分離
   するものであり、 前記第３の列方向の領域は前記第１の導電型のものであ
   り、前記第３の列方向の領域は数対のバイポーラトラン
   ジスタ、第１のバイポーラトランジスタおよび第２のバ
   イポーラトランジスタを有し、前記第３の列方向の領域
   において垂直に整列された前記素子は、 前記第１のバイポーラトランジスタのコレクタ、ベース
   およびエミッタと、 前記第２のバイポーラトランジスタのコレクタ、エミッ
   タおよびベースと、 前記第３の列方向と同じ導電型のタップ領域とを含み、
   １つのタップ領域は前記バイポーラトランジスタの組の
   前記コレクタ、ベースおよびエミッタを分離する、論理
   ゲートアレイ構造。
2. 【請求項２】 前記第３の列方向の領域における前記素
   子が、前記第２のバイポーラトランジスタおよび前記ベ
   ース領域と同じ導電型の前記ベースから拡張する拡散さ
   れた抵抗性の領域をさらに含む、請求項１に記載の論理
   ゲートアレイ構造。
3. 【請求項３】 前記第１のバイトトランジスタおよび前
   記拡散された抵抗性の領域の前記コレクタ領域が、前記
   第１および第２の列方向の領域において前記タップ領域
   と接近して行に整列される、請求項２に記載の論理ゲー
   トアレイ構造。
4. 【請求項４】 前記第１および第２のバイポーラトラン
   ジスタがＮＰＮトランジスタであり、前記第１の導電性
   がＰ型でかつ前記第２の導電性がＮ型である、請求項３
   に記載の論理ゲートアレイ構造。
5. 【請求項５】 ＢｉＣＭＯＳ論理ゲートアレイのための
   半導体基板における繰り返しセル構造であって、前記セ
   ル構造は、 第１の導電型の第１の列方向の領域を含み、前記第１の
   列方向の領域は、 前記列方向の領域における活性領域が、お互いに関して
   垂直に整列されるように前記列方向の領域内で形成され
   た４つの活性領域を有し、前記活性領域の各々は、第１
   のソース／ドレイン領域、第２のソース／ドレイン領
   域、第３のソース／ドレイン領域、前記第１および第２
   のソース／ドレイン領域の間の第１のチャネル領域、前
   記第１のチャネル領域の導電性を制御するために前記第
   １のチャネル領域より上に形成されたゲート、前記第２
   および第３のソース／ドレイン領域の間の第２のチャネ
   ル領域および前記第２のチャネル領域の導電性を制御す
   るために前記第２の領域より上に形成されたゲートを有
   し、さらに、 前記列方向の領域内で形成された第１および第２のタッ
   プ領域を含み、前記タップ領域は第１の列方向の領域と
   同じ導電型のものであり、前記第１のタップ領域は最上
   の活性領域および前記最上の活性領域のすぐ下の活性領
   域の間に位置され、前記第２のタップ領域は最底の活性
   領域および前記活性領域のすぐ上の活性領域の間に位置
   され、 各々の列方向の領域における前記活性領域および前記タ
   ップ領域は、前記列方向の領域の各々の長さを走る中心
   線について対称であり、１つのタップ領域は前記第１お
   よび第２の列方向の領域の各々の範囲内で２つの活性領
   域を分離し、 第２の導電型の第２の列方向の領域を含み、前記第２の
   列方向の領域は、 前記列方向の領域における前記活性領域がお互いに関し
   て垂直に整列されるように、前記第２の列方向の領域の
   範囲内で形成された４つの活性領域を有し、前記第２の
   列方向の領域の前記活性領域の各々は、前記第１の列方
   向の領域の前記活性領域の１つと水平に整列され、前記
   第２の列方向の領域の前記活性領域の各々は、第１のソ
   ース／ドレイン領域、第２のソース／ドレイン領域、第
   ３のソース／ドレイン領域、前記第１および第２のソー
   ス／ドレイン領域の間の第１のチャネル領域、前記第１
   のチャネル領域の導電性を制御するために前記第１のチ
   ャネル領域より上に形成されたゲート、前記第２および
   第３のソース／ドレイン領域の間の第２のチャネル領
   域、および前記第２のチャネル領域の導電性を制御する
   ために前記第２の領域より上に形成されたゲートを有
   し、 前記第２の列方向の領域の範囲内で形成された第１およ
   び第２のタップ領域を含み、前記タップ領域は第２の列
   方向の領域と同じ導電型のものであり、前記第１のタッ
   プ領域は、最上の活性領域および前記最上の活性領域の
   すぐ下の活性領域の間に位置され、前記第２のタップ領
   域は、最底の活性領域および前記活性領域のすぐ上の活
   性領域の間に位置され、前記第２の列方向の領域の前記
   第１のタップ領域は、前記第１の列方向の領域の前記第
   １のタップ領域と水平に整列され、かつ前記第２の列方
   向の領域の前記第２のタップ領域は、前記第１の列方向
   の領域の前記第２のタップ領域と水平に整列され、 各々の列方向の領域における前記活性領域および前記タ
   ップ領域は、前記列方向の領域の各々の長さを走る中心
   線について対称であって、 前記第１の導電性の第３の列方向の領域をさらに含み、
   前記第３の列方向の領域は、 第１のバイポーラトランジスタのコレクタ、ベースおよ
   びエミッタ領域ならびに第２のバイポーラトランジスタ
   のコレクタ、エミッタおよびベース領域のような第１の
   バイポーラトランジスタおよび第２のバイポーラトラン
   ジスタを有し、 前記第３の列方向の領域と同じ導電型のタップ領域を含
   み、前記タップ領域は前記第１および第２のバイポーラ
   トランジスタの前記コレクタ、ベースおよびエミッタ領
   域の下に位置される、繰り返しセル構造。
6. 【請求項６】 前記第１のバイポーラトランジスタの前
   記コレクタ、ベースおよびエミッタ領域ならびに前記第
   ２のバイポーラトランジスタの前記コレクタ、エミッタ
   およびベース領域が、その順で前記第３の列方向の領域
   において垂直に整列される、請求項５に記載の繰り返し
   セル構造。
7. 【請求項７】 前記第２のバイポーラトランジスタおよ
   び前記ベース領域と同じ導電型の前記ベース領域から拡
   張する拡散された抵抗性の領域をさらに含む、請求項６
   に記載の繰り返しセル構造。
8. 【請求項８】 前記第１のバイポーラトランジスタの前
   記コレクタ領域および前記拡散された抵抗性の領域が、
   前記第１および第２の列方向の領域における前記第１お
   よび第２のタップ領域とそれぞれに垂直に整列される、
   請求項５に記載の繰り返しセル構造。
9. 【請求項９】 前記第１および第２のバイポーラトラン
   ジスタが、ＮＰＮトランジスタであり、前記第１の導電
   性がＰ型でかつ前記第２の導電性がＮ型である、請求項
   ８に記載の繰り返しセル構造。