JPH065858A - 絶縁ゲート型半導体装置 - Google Patents
絶縁ゲート型半導体装置Info
- Publication number
- JPH065858A JPH065858A JP18626492A JP18626492A JPH065858A JP H065858 A JPH065858 A JP H065858A JP 18626492 A JP18626492 A JP 18626492A JP 18626492 A JP18626492 A JP 18626492A JP H065858 A JPH065858 A JP H065858A
- Authority
- JP
- Japan
- Prior art keywords
- film
- drain
- electrode wiring
- region
- insulating film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】例えば高周波電力増幅用横型ＭＯＳＦＥＴであ
って、ドレイン領域が低濃度と高濃度の領域から成るＬ
ＤＤ構造で、ソース電極配線膜が基板上を横方向に延び
てゲート電極を覆うと共に、更に延伸して低濃度ドレイ
ン領域と絶縁膜を介してオーバーラップするフィールド
・プレート（Ｆ・Ｐと略記）部分を持つ絶縁ゲート型半
導体装置において、前記Ｆ・Ｐのオーバーラップ量を減
らしてもドレイン端での電界を緩和する効果が下がらな
いようにする。 【構成】Ｆ・Ｐの前記オーバーラップ量を減らしたこと
による電界の緩和効果の低下を、Ｆ・Ｐ下の絶縁膜の膜
厚を薄くすることにより補償し、結果的に従来と変わら
ないドレイン耐圧を得る。Ｆ・Ｐのオーバーラップ量を
減らした分、ドレイン電極配線膜の幅を大きくし、ソー
ス電極配線膜の幅に近づける。
って、ドレイン領域が低濃度と高濃度の領域から成るＬ
ＤＤ構造で、ソース電極配線膜が基板上を横方向に延び
てゲート電極を覆うと共に、更に延伸して低濃度ドレイ
ン領域と絶縁膜を介してオーバーラップするフィールド
・プレート（Ｆ・Ｐと略記）部分を持つ絶縁ゲート型半
導体装置において、前記Ｆ・Ｐのオーバーラップ量を減
らしてもドレイン端での電界を緩和する効果が下がらな
いようにする。 【構成】Ｆ・Ｐの前記オーバーラップ量を減らしたこと
による電界の緩和効果の低下を、Ｆ・Ｐ下の絶縁膜の膜
厚を薄くすることにより補償し、結果的に従来と変わら
ないドレイン耐圧を得る。Ｆ・Ｐのオーバーラップ量を
減らした分、ドレイン電極配線膜の幅を大きくし、ソー
ス電極配線膜の幅に近づける。
Description
【０００１】
【産業上の利用分野】本発明は、絶縁ゲート型半導体装
置に関するもので、特に高周波での電力増幅装置等に使
用される横型の絶縁ゲート型半導体装置のドレイン領域
上の電極配線膜及び層間絶縁膜等の構造に係るものであ
る。
置に関するもので、特に高周波での電力増幅装置等に使
用される横型の絶縁ゲート型半導体装置のドレイン領域
上の電極配線膜及び層間絶縁膜等の構造に係るものであ
る。
【０００２】
【従来の技術】放送用送信機等の高周波電力増幅装置に
使用される絶縁ゲート型半導体装置に対しては、次の要
求がある。 （１）高周波で使用するため、トランジション周波数ｆ
T が高くなければならない。またそのためには帰還容量
が小さくなければならない。 （２）ドレイン耐圧が高くなければならない。 （３）電力増幅用であるため、電流を多く流すことがで
きなければならない。また高出力を得るためには、オン
抵抗が低くなければならない。
使用される絶縁ゲート型半導体装置に対しては、次の要
求がある。 （１）高周波で使用するため、トランジション周波数ｆ
T が高くなければならない。またそのためには帰還容量
が小さくなければならない。 （２）ドレイン耐圧が高くなければならない。 （３）電力増幅用であるため、電流を多く流すことがで
きなければならない。また高出力を得るためには、オン
抵抗が低くなければならない。
【０００３】絶縁ゲート型半導体装置は、一般に横型と
縦型とに分けられる。縦型構造の場合は、容易に高耐圧
を得ることができる反面、帰還容量が大きいため高周波
用には適さない。従って高耐圧は得にくいが、帰還容量
が構造上小さくてすむ横型の絶縁ゲート型半導体装置
が、高周波の電力増幅用として使われている。
縦型とに分けられる。縦型構造の場合は、容易に高耐圧
を得ることができる反面、帰還容量が大きいため高周波
用には適さない。従って高耐圧は得にくいが、帰還容量
が構造上小さくてすむ横型の絶縁ゲート型半導体装置
が、高周波の電力増幅用として使われている。
【０００４】以下、絶縁ゲート型半導体装置として横型
ＭＯＳＦＥＴを例にとって、従来技術について説明す
る。
ＭＯＳＦＥＴを例にとって、従来技術について説明す
る。
【０００５】図４は通常の横型ＭＯＳＦＥＴの断面図で
ある。Ｐ型半導体基板１のチャネル領域１a を挟んでＮ
+ ソース領域２及びＮ+ ドレイン領域３が設けられる。
ゲート電極膜８は、ゲート酸化膜６を介してチャネル領
域１a に対向して設けられる。ソース領域２及びドレイ
ン領域３のそれぞれにオーミック接触をするソース電極
配線膜４及びドレイン電極配線膜５が形成される。符号
７は層間絶縁膜である。このようなプレーナ形接合で
は、ドレイン耐圧はゲート酸化膜６の界面に接する付近
の領域９での電界集中によって制限されており、大きな
耐圧を得ることは難しい。
ある。Ｐ型半導体基板１のチャネル領域１a を挟んでＮ
+ ソース領域２及びＮ+ ドレイン領域３が設けられる。
ゲート電極膜８は、ゲート酸化膜６を介してチャネル領
域１a に対向して設けられる。ソース領域２及びドレイ
ン領域３のそれぞれにオーミック接触をするソース電極
配線膜４及びドレイン電極配線膜５が形成される。符号
７は層間絶縁膜である。このようなプレーナ形接合で
は、ドレイン耐圧はゲート酸化膜６の界面に接する付近
の領域９での電界集中によって制限されており、大きな
耐圧を得ることは難しい。
【０００６】このため図５に示すように、Ｎ+ ドレイン
領域３a とチャネル領域１a との間に、ＬＤＤ（Ｌight
ly Ｄoped Ｄrain）領域と呼ばれるドレイン領域３a
に比べて低不純物濃度のＮ- ドレイン領域３b を設けて
いる（ＬＤＤ構造と呼ばれる）。これによりドレイン接
合の空乏層はＮ- ドレイン領域３b のほうにも広がり、
ドレイン端における電界強度は緩和され、耐圧向上を図
ることができる。
領域３a とチャネル領域１a との間に、ＬＤＤ（Ｌight
ly Ｄoped Ｄrain）領域と呼ばれるドレイン領域３a
に比べて低不純物濃度のＮ- ドレイン領域３b を設けて
いる（ＬＤＤ構造と呼ばれる）。これによりドレイン接
合の空乏層はＮ- ドレイン領域３b のほうにも広がり、
ドレイン端における電界強度は緩和され、耐圧向上を図
ることができる。
【０００７】上記ＬＤＤ構造においては、ＬＤＤ領域３
b の不純物濃度が低い程、またＬＤＤ領域３b の距離が
長いほど、電流遮断時の前記ドレイン端の電界が緩和で
き、耐圧の向上が図れる。その反面、電流流通時、低不
純物濃度のＮ- ドレイン領域３b の抵抗がドレイン抵抗
として直列に挿入されることとなり、オン抵抗が増大し
てしまい、従って高出力には適さなくなる。
b の不純物濃度が低い程、またＬＤＤ領域３b の距離が
長いほど、電流遮断時の前記ドレイン端の電界が緩和で
き、耐圧の向上が図れる。その反面、電流流通時、低不
純物濃度のＮ- ドレイン領域３b の抵抗がドレイン抵抗
として直列に挿入されることとなり、オン抵抗が増大し
てしまい、従って高出力には適さなくなる。
【０００８】図６は、この様なＬＤＤ構造におけるドレ
イン耐圧と出力特性（オン抵抗）とのトレードオフを解
消するためのＭＯＳＦＥＴの断面図である。同図に示す
ように、ソース電極配線膜１４をＮ- ドレイン領域３b
の上まで引き伸ばし、このオーバーラップさせた部分１
４a をフィールド・プレートとして作用させることによ
って、ドレイン端での電界を緩和するような構造をとっ
ている。
イン耐圧と出力特性（オン抵抗）とのトレードオフを解
消するためのＭＯＳＦＥＴの断面図である。同図に示す
ように、ソース電極配線膜１４をＮ- ドレイン領域３b
の上まで引き伸ばし、このオーバーラップさせた部分１
４a をフィールド・プレートとして作用させることによ
って、ドレイン端での電界を緩和するような構造をとっ
ている。
【０００９】同図に示すようなフィールド・プレート構
造の場合、ソース電極配線膜１４を引き伸したフィール
ド・プレート１４a は、層間絶縁膜７及びゲート酸化膜
６を介し、Ｎ- ドレイン領域３b に対向し、いわゆるＭ
ＯＳ構造を形成している。通常フィールド・プレート１
４a の電位即ちソース電位は負バイアスされているの
で、Ｎ- ドレイン領域３b 内の電界を強める方向に作用
し、その分ドレイン端での電界を緩和することができ
る。従って図５に示すようなフィールド・プレートの無
い構造に比較して、同じ耐圧では、Ｎ- ドレイン領域の
不純物濃度を増加することができる。即ちオン抵抗を低
くすることができる。
造の場合、ソース電極配線膜１４を引き伸したフィール
ド・プレート１４a は、層間絶縁膜７及びゲート酸化膜
６を介し、Ｎ- ドレイン領域３b に対向し、いわゆるＭ
ＯＳ構造を形成している。通常フィールド・プレート１
４a の電位即ちソース電位は負バイアスされているの
で、Ｎ- ドレイン領域３b 内の電界を強める方向に作用
し、その分ドレイン端での電界を緩和することができ
る。従って図５に示すようなフィールド・プレートの無
い構造に比較して、同じ耐圧では、Ｎ- ドレイン領域の
不純物濃度を増加することができる。即ちオン抵抗を低
くすることができる。
【００１０】図６に示すフィールド・プレート構造のＭ
ＯＳＦＥＴを大電流で使用する場合、ソース及びドレイ
ンの各電極配線膜の幅を、電流の値に応じて広げなけれ
ばならない。そのため高周波の電力増幅用に使用される
ＭＯＳＦＥＴは、図７に示すように、複数本のソース、
ゲート、ドレインの各電極配線膜をストライプ状に配列
する必要が生ずる。
ＯＳＦＥＴを大電流で使用する場合、ソース及びドレイ
ンの各電極配線膜の幅を、電流の値に応じて広げなけれ
ばならない。そのため高周波の電力増幅用に使用される
ＭＯＳＦＥＴは、図７に示すように、複数本のソース、
ゲート、ドレインの各電極配線膜をストライプ状に配列
する必要が生ずる。
【００１１】図７（a ）は、このような高周波電力増幅
用ＭＯＳＦＥＴの電極配線膜を抽出した部分平面図、同
図（b ）はそのＡＡ線断面図である。同図において、ソ
ース電極配線膜２４は、コンタクト部電極２４s 及びフ
ィールド・プレート２４a 等から成り、またドレイン電
極配線膜５は、コンタクト部電極５d 及び延在部分５a
等から成る。ソース電極配線膜２４及びドレイン電極配
線膜５は、同図（a ）に示すように、それぞれ幅Ｗs 及
びＷd の複数本のストライプ状の電極配線膜となってい
る。このストライプ状膜は、それぞれの端部において、
ソースごと又はドレインごとに並列接続される。デバイ
スの主電流は、ストライプ状電極配線膜の長手方向にそ
って流れ、ドレイン電流及びソース電流の値は互に等し
い。ソース電極配線膜２４は、ゲート電極８を覆い、か
つフィールド・プレート部分２４a を持っているので、
その幅Ｗs はドレイン電極配線膜５の幅Ｗd に比較して
十分大きい。従って電流が増加し、電極配線膜の抵抗が
問題となる場合には、ドレイン電極配線５の幅Ｗd を大
きくする必要がある。
用ＭＯＳＦＥＴの電極配線膜を抽出した部分平面図、同
図（b ）はそのＡＡ線断面図である。同図において、ソ
ース電極配線膜２４は、コンタクト部電極２４s 及びフ
ィールド・プレート２４a 等から成り、またドレイン電
極配線膜５は、コンタクト部電極５d 及び延在部分５a
等から成る。ソース電極配線膜２４及びドレイン電極配
線膜５は、同図（a ）に示すように、それぞれ幅Ｗs 及
びＷd の複数本のストライプ状の電極配線膜となってい
る。このストライプ状膜は、それぞれの端部において、
ソースごと又はドレインごとに並列接続される。デバイ
スの主電流は、ストライプ状電極配線膜の長手方向にそ
って流れ、ドレイン電流及びソース電流の値は互に等し
い。ソース電極配線膜２４は、ゲート電極８を覆い、か
つフィールド・プレート部分２４a を持っているので、
その幅Ｗs はドレイン電極配線膜５の幅Ｗd に比較して
十分大きい。従って電流が増加し、電極配線膜の抵抗が
問題となる場合には、ドレイン電極配線５の幅Ｗd を大
きくする必要がある。
【００１２】
【発明が解決しようとする課題】これまで述べたよう
に、横型の高周波電力増幅用ＭＯＳＦＥＴでは、ＬＤＤ
構造とフィールド・プレート構造との併用により、トレ
ードオフ関係にある耐圧とオン特性との適正値が得られ
るようになったが、使用電力量即ち電流値が大きい場合
には、前述のようにドレイン電極配線幅Ｗd の方を従来
より大きくする必要がある。
に、横型の高周波電力増幅用ＭＯＳＦＥＴでは、ＬＤＤ
構造とフィールド・プレート構造との併用により、トレ
ードオフ関係にある耐圧とオン特性との適正値が得られ
るようになったが、使用電力量即ち電流値が大きい場合
には、前述のようにドレイン電極配線幅Ｗd の方を従来
より大きくする必要がある。
【００１３】ドレイン電極配線幅Ｗd を大きくする方法
として第１に考えられるのは、図８に示すように、耐圧
とオン特性とをあまり変化させないように、即ちフィー
ルド・プレート２４a 、Ｎ- ドレイン領域３b 及び挟ま
れる絶縁膜６、７の形状等は図７と同じにして、Ｎ+ ド
レイン領域１３a 及びドレイン電極配線膜１５を横方向
（基板主面に沿う方向）に大きくする方法である。しか
しながらこの方法では、チップサイズが図７に比し大き
くなってしまうという問題がある。
として第１に考えられるのは、図８に示すように、耐圧
とオン特性とをあまり変化させないように、即ちフィー
ルド・プレート２４a 、Ｎ- ドレイン領域３b 及び挟ま
れる絶縁膜６、７の形状等は図７と同じにして、Ｎ+ ド
レイン領域１３a 及びドレイン電極配線膜１５を横方向
（基板主面に沿う方向）に大きくする方法である。しか
しながらこの方法では、チップサイズが図７に比し大き
くなってしまうという問題がある。
【００１４】次に考えられるのは、図９に示すように、
ソース電極配線３４のフィールド・プレート３４a とＮ
- ドレイン領域３b との正対する部分（以下オーバーラ
ップ量と呼ぶ）を減らして、その分ドレイン電極配線膜
１５及びＮ+ ドレイン領域２３a を横方向に大きくする
方法である。この場合は、チップサイズは大きくならな
いですむ反面、図７の場合に比較して、フィールド・プ
レート３４a のドレイン端での電界を緩和する効果が減
少し、耐圧が低下する問題がある。
ソース電極配線３４のフィールド・プレート３４a とＮ
- ドレイン領域３b との正対する部分（以下オーバーラ
ップ量と呼ぶ）を減らして、その分ドレイン電極配線膜
１５及びＮ+ ドレイン領域２３a を横方向に大きくする
方法である。この場合は、チップサイズは大きくならな
いですむ反面、図７の場合に比較して、フィールド・プ
レート３４a のドレイン端での電界を緩和する効果が減
少し、耐圧が低下する問題がある。
【００１５】本発明は、上記問題点に鑑みてなされたも
ので、ソース電極配線膜のフィールド・プレートと、対
向するＮ- ドレイン領域とのオーバーラップ量を減らし
ても、前記フィールド・プレートのドレイン端での電界
を緩和する効果が下がらないような絶縁ゲート型半導体
装置を提供することを目的とする。
ので、ソース電極配線膜のフィールド・プレートと、対
向するＮ- ドレイン領域とのオーバーラップ量を減らし
ても、前記フィールド・プレートのドレイン端での電界
を緩和する効果が下がらないような絶縁ゲート型半導体
装置を提供することを目的とする。
【００１６】
【課題を解決するための手段】本発明は、（a ）一導電
型半導体基板上に、ゲート絶縁膜を挟んで該基板表面層
のチャネル領域に対向するゲート電極膜と、（b ）チャ
ネル領域の一方の側に連接するソース領域と（c ）チャ
ネル領域の他方の側に連接する低濃度領域と、この低濃
度領域に連接する高濃度領域とから成るドレイン領域
と、（d ）ソース領域にオーミックコンタクトすると共
に絶縁膜を介しゲート電極膜を覆い、更に延在して絶縁
膜を介して前記ドレイン領域に対向するソース電極配線
膜と、（e）ドレイン領域にオーミックコンタクトする
と共に絶縁膜を介し前記ドレイン領域に対向するドレイ
ン電極配線膜とを具備する絶縁ゲート型半導体装置にお
いて、前記延在するソース電極配線膜とこの膜に対向す
るドレイン領域とに挟まれる絶縁膜の厚さが、前記ドレ
イン電極配線膜とこの膜に対向するドレイン領域とに挟
まれる絶縁膜の厚さに比較して、少なくとも薄い厚さ部
分を具備することを特徴とする絶縁ゲート型半導体装置
である。
型半導体基板上に、ゲート絶縁膜を挟んで該基板表面層
のチャネル領域に対向するゲート電極膜と、（b ）チャ
ネル領域の一方の側に連接するソース領域と（c ）チャ
ネル領域の他方の側に連接する低濃度領域と、この低濃
度領域に連接する高濃度領域とから成るドレイン領域
と、（d ）ソース領域にオーミックコンタクトすると共
に絶縁膜を介しゲート電極膜を覆い、更に延在して絶縁
膜を介して前記ドレイン領域に対向するソース電極配線
膜と、（e）ドレイン領域にオーミックコンタクトする
と共に絶縁膜を介し前記ドレイン領域に対向するドレイ
ン電極配線膜とを具備する絶縁ゲート型半導体装置にお
いて、前記延在するソース電極配線膜とこの膜に対向す
るドレイン領域とに挟まれる絶縁膜の厚さが、前記ドレ
イン電極配線膜とこの膜に対向するドレイン領域とに挟
まれる絶縁膜の厚さに比較して、少なくとも薄い厚さ部
分を具備することを特徴とする絶縁ゲート型半導体装置
である。
【００１７】
【作用】前記延在するソース電極配線膜は、フィールド
・プレートとしての作用をする。又低濃度ドレイン領域
は、いわゆるＬＤＤ領域であって、ドレイン端の電界の
緩和、ドレイン・ゲート間の寄生容量の低減等の作用を
する。延在するソース電極配線膜（フィールド・プレー
ト）下の絶縁膜を比較的薄くするとフィールド・プレー
トとしての効果が強くなり、又ドレイン電極配線膜下の
絶縁膜の厚さを比較的厚くすると低濃度ドレイン領域で
の電界に対する影響をより少なくできる。これらにより
ドレイン端の電界を緩和することができる。この場合、
従来と同じ電界強度とすれば、フィールド・プレートと
低濃度ドレイン領域とのオーバーラップ量を減少するこ
とができる。換言すれば、前記オーバーラップ量を減少
しても、フィールド・プレートのドレイン端での電界を
緩和する効果が下がらないようにすることが可能であ
る。
・プレートとしての作用をする。又低濃度ドレイン領域
は、いわゆるＬＤＤ領域であって、ドレイン端の電界の
緩和、ドレイン・ゲート間の寄生容量の低減等の作用を
する。延在するソース電極配線膜（フィールド・プレー
ト）下の絶縁膜を比較的薄くするとフィールド・プレー
トとしての効果が強くなり、又ドレイン電極配線膜下の
絶縁膜の厚さを比較的厚くすると低濃度ドレイン領域で
の電界に対する影響をより少なくできる。これらにより
ドレイン端の電界を緩和することができる。この場合、
従来と同じ電界強度とすれば、フィールド・プレートと
低濃度ドレイン領域とのオーバーラップ量を減少するこ
とができる。換言すれば、前記オーバーラップ量を減少
しても、フィールド・プレートのドレイン端での電界を
緩和する効果が下がらないようにすることが可能であ
る。
【００１８】
【実施例】図１は、本発明の絶縁ゲート型半導体装置の
第１の実施例の断面図である。同図において、Ｐ型半導
体基板１上に、ゲート酸化膜６（厚さ50nm）を介してチ
ャネル領域１a に対向してモリブデンシリサイド膜から
成るゲート電極膜８がストライプ状に設けられる。チャ
ネル領域１a の一方の側に連接するＮ+ ソース領域２、
チャネル領域１a の他方の側に連接するＮ- ドレイン領
域３b 、Ｎ- ドレイン領域３b に連接するＮ+ ドレイン
領域２３a が、それぞれＰ型基板１の表面層に形成され
ている。なおドレイン領域２３はＮ- 領域３b 及びＮ+
領域２３a より成る。ソース電極配線膜３４は、Ａl 金
属から成り、Ｎ+ ソース領域２にオーミックコンタクト
すると共に、層間絶縁膜（ＣＶＤ酸化膜厚さ700nm ）１
７を介して、ゲート電極膜８上を覆い、更に延在して層
間絶縁膜１７a （厚さ100nm ）及びゲート酸化膜６の積
層絶縁膜を介してＮ- ドレイン領域３b とオーバーラッ
プしている。ドレイン電極配線膜１５は、Ｎ+ ドレイン
領域２３a とオーミックコンタクトする部分１５a と、
層間絶縁膜１７及びゲート酸化膜６の積層絶縁膜を介し
ドレイン領域２３a 及び３b と対向する延在部分１５b
とから成る。なおソース電極配線膜３４のうち延在して
Ｎ- ドレイン領域３b とオーバーラップする部分を便宜
上フィールド・プレート３４a と呼ぶ。
第１の実施例の断面図である。同図において、Ｐ型半導
体基板１上に、ゲート酸化膜６（厚さ50nm）を介してチ
ャネル領域１a に対向してモリブデンシリサイド膜から
成るゲート電極膜８がストライプ状に設けられる。チャ
ネル領域１a の一方の側に連接するＮ+ ソース領域２、
チャネル領域１a の他方の側に連接するＮ- ドレイン領
域３b 、Ｎ- ドレイン領域３b に連接するＮ+ ドレイン
領域２３a が、それぞれＰ型基板１の表面層に形成され
ている。なおドレイン領域２３はＮ- 領域３b 及びＮ+
領域２３a より成る。ソース電極配線膜３４は、Ａl 金
属から成り、Ｎ+ ソース領域２にオーミックコンタクト
すると共に、層間絶縁膜（ＣＶＤ酸化膜厚さ700nm ）１
７を介して、ゲート電極膜８上を覆い、更に延在して層
間絶縁膜１７a （厚さ100nm ）及びゲート酸化膜６の積
層絶縁膜を介してＮ- ドレイン領域３b とオーバーラッ
プしている。ドレイン電極配線膜１５は、Ｎ+ ドレイン
領域２３a とオーミックコンタクトする部分１５a と、
層間絶縁膜１７及びゲート酸化膜６の積層絶縁膜を介し
ドレイン領域２３a 及び３b と対向する延在部分１５b
とから成る。なおソース電極配線膜３４のうち延在して
Ｎ- ドレイン領域３b とオーバーラップする部分を便宜
上フィールド・プレート３４a と呼ぶ。
【００１９】上記構成のＭＯＳＦＥＴにおいて、従来と
相異する本発明の主な特徴は、フィールド・プレート３
４a の横幅が従来より短縮され、フィールド・プレート
３４a 下の絶縁膜の厚さ（150nm ）が、延在するドレイ
ン電極配線膜１５b 下の絶縁膜の厚さ（ 750nm）に比較
して薄くし、かつドレイン電極配線膜の幅Ｗd （図７参
照）を大きくしたことである。
相異する本発明の主な特徴は、フィールド・プレート３
４a の横幅が従来より短縮され、フィールド・プレート
３４a 下の絶縁膜の厚さ（150nm ）が、延在するドレイ
ン電極配線膜１５b 下の絶縁膜の厚さ（ 750nm）に比較
して薄くし、かつドレイン電極配線膜の幅Ｗd （図７参
照）を大きくしたことである。
【００２０】上記第１実施例のＭＯＳＦＥＴの製造方法
の概略は、まずＰ型基板１に、ゲート酸化膜６、ゲート
電極膜８、Ｎ+ ドレイン領域２３a 、Ｎ+ ソース領域２
及びＮ- ドレイン領域３b を公知の方法により形成す
る。次にその上にＣＶＤ法により層間絶縁膜（Ｓi Ｏ2
膜）１７を厚さ700nm 堆積する。次にフィールド・プレ
ート３４a 形成予定領域下の層間絶縁膜を選択的にエッ
チングして、厚さ100nmの薄い層間絶縁膜１７a を形成
する。次にＮ+ ドレイン領域２３a 及びＮ+ ソース領域
２に達するコンタクトホールを開口し、Ａl 合金膜を被
着した後、パターニングしてドレイン電極配線膜１５及
びソース電極配線膜３４を形成する。
の概略は、まずＰ型基板１に、ゲート酸化膜６、ゲート
電極膜８、Ｎ+ ドレイン領域２３a 、Ｎ+ ソース領域２
及びＮ- ドレイン領域３b を公知の方法により形成す
る。次にその上にＣＶＤ法により層間絶縁膜（Ｓi Ｏ2
膜）１７を厚さ700nm 堆積する。次にフィールド・プレ
ート３４a 形成予定領域下の層間絶縁膜を選択的にエッ
チングして、厚さ100nmの薄い層間絶縁膜１７a を形成
する。次にＮ+ ドレイン領域２３a 及びＮ+ ソース領域
２に達するコンタクトホールを開口し、Ａl 合金膜を被
着した後、パターニングしてドレイン電極配線膜１５及
びソース電極配線膜３４を形成する。
【００２１】図２は、本発明の絶縁ゲート型半導体装置
の第２の実施例の断面図である。本実施例においては、
ゲート電極膜８を形成し、その上に第１の層間絶縁膜２
７を形成した後、フィールド・プレート４４a を含むソ
ース電極配線膜４４を形成する。さらにその上に第２の
層間絶縁膜２８を形成した後、ドレイン電極配線膜２５
及びソース電極配線膜４４b を形成する。本装置におい
て、フィールド・プレート４４a 下の絶縁膜は、ゲート
酸化膜６及び第１層間絶縁膜２７の積層絶縁膜であり、
ドレイン電極配線膜２５の延在部分２５b 下の絶縁膜
は、ゲート酸化膜６、第１層間絶縁膜２７及び第２層間
絶縁膜２８の積層絶縁膜である。従ってフィールド・プ
レート４４a 下の絶縁膜の厚さは、延在するドレイン電
極配線膜２５b 下の絶縁膜の厚さに比較して、第２層間
絶縁膜２８の膜厚の分だけ薄くなっている。
の第２の実施例の断面図である。本実施例においては、
ゲート電極膜８を形成し、その上に第１の層間絶縁膜２
７を形成した後、フィールド・プレート４４a を含むソ
ース電極配線膜４４を形成する。さらにその上に第２の
層間絶縁膜２８を形成した後、ドレイン電極配線膜２５
及びソース電極配線膜４４b を形成する。本装置におい
て、フィールド・プレート４４a 下の絶縁膜は、ゲート
酸化膜６及び第１層間絶縁膜２７の積層絶縁膜であり、
ドレイン電極配線膜２５の延在部分２５b 下の絶縁膜
は、ゲート酸化膜６、第１層間絶縁膜２７及び第２層間
絶縁膜２８の積層絶縁膜である。従ってフィールド・プ
レート４４a 下の絶縁膜の厚さは、延在するドレイン電
極配線膜２５b 下の絶縁膜の厚さに比較して、第２層間
絶縁膜２８の膜厚の分だけ薄くなっている。
【００２２】図３には、図９に示した従来の絶縁ゲート
型半導体装置と、図１又は図２に示した本発明による絶
縁ゲート型半導体装置とに対して、それぞれソース電極
配線膜３４又は４４b 、ゲート電極膜８及び半導体基板
１を同電位とし、この電位に対してドレイン電極配線膜
１５又は２５に同じバイアス電圧を印加した時、半導体
基板１の表面での電界分布を比較して示す。図３の横軸
は半導体基板１の表面位置を示し（図２参照）、Ａはゲ
ート電極膜８のドレイン端、Ｂはフィールド・プレート
４４a 端、ＣはＮ+ ドレイン領域２３a 端を示す。縦軸
は電界強度（任意目盛）で、同図中の実線で示す曲線は
図９に示す従来例、また波線で示す曲線は図１又は図２
に示す第１又は第２実施例の場合である。
型半導体装置と、図１又は図２に示した本発明による絶
縁ゲート型半導体装置とに対して、それぞれソース電極
配線膜３４又は４４b 、ゲート電極膜８及び半導体基板
１を同電位とし、この電位に対してドレイン電極配線膜
１５又は２５に同じバイアス電圧を印加した時、半導体
基板１の表面での電界分布を比較して示す。図３の横軸
は半導体基板１の表面位置を示し（図２参照）、Ａはゲ
ート電極膜８のドレイン端、Ｂはフィールド・プレート
４４a 端、ＣはＮ+ ドレイン領域２３a 端を示す。縦軸
は電界強度（任意目盛）で、同図中の実線で示す曲線は
図９に示す従来例、また波線で示す曲線は図１又は図２
に示す第１又は第２実施例の場合である。
【００２３】図３を参照すると、位置Ｂの近傍より位置
Ｃに至るまでの間では、本発明の装置の電界が従来装置
の電界より強い値を示す。これは主としてフィールド・
プレート（３４a 又は４４a ）端における絶縁膜が薄く
なったこと及びドレイン電極配線膜（１５b 又は２５b
）下の絶縁膜が、前記フィールド・プレート端の絶縁
膜に比較して高くなったことによるものと思われる。そ
して本発明の実施例と従来例とでは同じバイアス電圧を
印加しているので電界分布の面積は等しいと考えられ
る。従って位置Ｂから位置Ｃに至るまでの電界強度が強
くなった分、位置Ａ近傍の電界が弱くなり電界ピーク値
が下がるので、その分ドレイン耐圧が向上する。
Ｃに至るまでの間では、本発明の装置の電界が従来装置
の電界より強い値を示す。これは主としてフィールド・
プレート（３４a 又は４４a ）端における絶縁膜が薄く
なったこと及びドレイン電極配線膜（１５b 又は２５b
）下の絶縁膜が、前記フィールド・プレート端の絶縁
膜に比較して高くなったことによるものと思われる。そ
して本発明の実施例と従来例とでは同じバイアス電圧を
印加しているので電界分布の面積は等しいと考えられ
る。従って位置Ｂから位置Ｃに至るまでの電界強度が強
くなった分、位置Ａ近傍の電界が弱くなり電界ピーク値
が下がるので、その分ドレイン耐圧が向上する。
【００２４】第１及び第２実施例においては、フィール
ド・プレート３４a 又は４４a 下の絶縁膜の膜厚ｔs は
一様であって、かつ延在するドレイン電極配線膜１５b
又は２５b 下の絶縁膜の膜厚ｔD に比較して薄くなって
いる。一般に膜厚ｔs を薄くすれば、ドレイン端の電界
の強さは緩和される反面、フィールド・プレート端（エ
ッジ）の耐圧は低下する。従って、例えばフィールド・
プレート端の絶縁膜の膜厚をドレイン側の前記膜厚ｔD
に等しく、端部を除くフィールド・プレートの膜厚ｔs
をより薄くする場合もある。即ち膜厚ｔs は、フィール
ド・プレート下の全域にわたって必ずしも一様である必
要はなく、膜厚ｔD に比較して局部的に薄い部分があれ
ば本発明に含まれる。
ド・プレート３４a 又は４４a 下の絶縁膜の膜厚ｔs は
一様であって、かつ延在するドレイン電極配線膜１５b
又は２５b 下の絶縁膜の膜厚ｔD に比較して薄くなって
いる。一般に膜厚ｔs を薄くすれば、ドレイン端の電界
の強さは緩和される反面、フィールド・プレート端（エ
ッジ）の耐圧は低下する。従って、例えばフィールド・
プレート端の絶縁膜の膜厚をドレイン側の前記膜厚ｔD
に等しく、端部を除くフィールド・プレートの膜厚ｔs
をより薄くする場合もある。即ち膜厚ｔs は、フィール
ド・プレート下の全域にわたって必ずしも一様である必
要はなく、膜厚ｔD に比較して局部的に薄い部分があれ
ば本発明に含まれる。
【００２５】
【発明の効果】これまで詳述したように、本発明の絶縁
ゲート型半導体装置においては、ソース電極配線膜のフ
ィールド・プレートと絶縁膜を挟んで対向するＮ- ドレ
イン領域とのオーバーラップ量を減らしても、前記絶縁
膜の膜厚を減少すること等により、前記フィールド・プ
レートのドレイン端での電界を緩和する効果が下がらな
いようにすることができた。
ゲート型半導体装置においては、ソース電極配線膜のフ
ィールド・プレートと絶縁膜を挟んで対向するＮ- ドレ
イン領域とのオーバーラップ量を減らしても、前記絶縁
膜の膜厚を減少すること等により、前記フィールド・プ
レートのドレイン端での電界を緩和する効果が下がらな
いようにすることができた。
【００２６】本発明により、前記オーバーラップ量を減
少し、その分ドレイン電極配線膜の幅を大きくできる絶
縁ゲート型半導体装置を提供することができた。
少し、その分ドレイン電極配線膜の幅を大きくできる絶
縁ゲート型半導体装置を提供することができた。
【図１】本発明の絶縁ゲート型半導体装置の第１実施例
の断面図である。
の断面図である。
【図２】本発明の絶縁ゲート型半導体装置の第２実施例
の断面図である。
の断面図である。
【図３】図１又は図２に示す本発明の絶縁ゲート型半導
体装置と図９に示す絶縁ゲート型半導体装置とのそれぞ
れに同一バイアスをかけた時、基板表面の電界分布を比
較して示す図である。
体装置と図９に示す絶縁ゲート型半導体装置とのそれぞ
れに同一バイアスをかけた時、基板表面の電界分布を比
較して示す図である。
【図４】従来の絶縁ゲート型半導体装置の断面図であ
る。
る。
【図５】ＬＤＤ構造を持つ従来の絶縁ゲート型半導体装
置の断面図である。
置の断面図である。
【図６】フィールド・プレート構造とＬＤＤ構造とを持
つ従来の絶縁ゲート型半導体装置の断面図である。
つ従来の絶縁ゲート型半導体装置の断面図である。
【図７】図６に示す半導体装置の構造において、複数の
ストライプ状の電極配線膜を有する絶縁ゲート型半導体
装置の図で、同図（a ）は平面図、同図（b ）は断面図
である。
ストライプ状の電極配線膜を有する絶縁ゲート型半導体
装置の図で、同図（a ）は平面図、同図（b ）は断面図
である。
【図８】図７の半導体装置において、ドレイン電極配線
膜の幅を大きくした絶縁ゲート型半導体装置の断面図で
ある。
膜の幅を大きくした絶縁ゲート型半導体装置の断面図で
ある。
【図９】図８の半導体装置で、フィールド・プレートと
ＬＤＤ領域とのオーバーラップを減らした場合の絶縁ゲ
ート型半導体装置の断面図である。
ＬＤＤ領域とのオーバーラップを減らした場合の絶縁ゲ
ート型半導体装置の断面図である。
１ Ｐ型半導体基板 １a チャネル領域 ２ Ｎ+ ソース領域 ３，１３，２３ ドレイン領域 ３a ，１３a ，２３a Ｎ+ ドレイン領域 ３b Ｎ- ドレイン領域 ４，１４，２４，３４，４４ ソース電極配線膜 ５，１５，２５ ドレイン電極配線膜 ６ ゲート絶縁膜（酸化膜） ７，１７ 層間絶縁膜 ８ ゲート電極膜 １４a ，２４a ，３４a ，４４a フィールド・プレー
ト ２７ 第１層間絶縁膜 ２８ 第２層間絶縁膜
ト ２７ 第１層間絶縁膜 ２８ 第２層間絶縁膜
Claims (1)
- 【請求項１】 一導電型半導体基板上にゲート絶縁膜を
介して該基板表面層のチャネル領域に対向して設けられ
たゲート電極膜と、前記チャネル領域の一方の側に連接
する反対導電型ソース領域と、前記チャネル領域の他方
の側に連接する低不純物濃度領域及び該低不純物濃度領
域に連接する高不純物濃度領域より成る反対導電型ドレ
イン領域と、ソース領域にオーミック接触をすると共に
絶縁膜を介し前記ゲート電極膜を覆い更に延在して絶縁
膜を介して前記ドレイン領域に対向するソース電極配線
膜と、前記ドレイン領域にオーミック接触をすると共に
絶縁膜を介して前記ドレイン領域に対向するドレイン電
極配線膜とを有する絶縁ゲート型半導体装置において、 前記延在するソース電極配線膜と該膜に対向するドレイ
ン領域とに挟まれる絶縁膜の厚さが、前記ドレイン電極
配線膜と該膜に対向するドレイン領域とに挟まれる絶縁
膜の厚さに比較して、少なくとも薄い厚さ部分を具備す
ることを特徴とする絶縁ゲート型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18626492A JPH065858A (ja) | 1992-06-20 | 1992-06-20 | 絶縁ゲート型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18626492A JPH065858A (ja) | 1992-06-20 | 1992-06-20 | 絶縁ゲート型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH065858A true JPH065858A (ja) | 1994-01-14 |
Family
ID=16185244
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18626492A Pending JPH065858A (ja) | 1992-06-20 | 1992-06-20 | 絶縁ゲート型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH065858A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012015531A (ja) * | 2011-08-01 | 2012-01-19 | Renesas Electronics Corp | 半導体装置 |
| US9962808B2 (en) | 2016-02-12 | 2018-05-08 | Amatsuji Steel Ball Mfg. Co., Ltd. | High-precision sphere size measuring device and sphere polishing device |
-
1992
- 1992-06-20 JP JP18626492A patent/JPH065858A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012015531A (ja) * | 2011-08-01 | 2012-01-19 | Renesas Electronics Corp | 半導体装置 |
| US9962808B2 (en) | 2016-02-12 | 2018-05-08 | Amatsuji Steel Ball Mfg. Co., Ltd. | High-precision sphere size measuring device and sphere polishing device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5285874B2 (ja) | 半導体装置の製造方法 | |
| US20060249785A1 (en) | Power MOSFET device structure for high frequency applications | |
| JPH01253966A (ja) | 縦型電界効果トランジスタ | |
| JP3219045B2 (ja) | 縦型ｍｉｓｆｅｔの製造方法 | |
| JPH08181308A (ja) | 絶縁ゲート半導体装置 | |
| US7397084B2 (en) | Semiconductor device having enhanced performance and method | |
| US6268626B1 (en) | DMOS field effect transistor with improved electrical characteristics and method for manufacturing the same | |
| US5977588A (en) | Radio frequency power MOSFET device having improved performance characteristics | |
| JPS63266882A (ja) | 縦型絶縁ゲ−ト電界効果トランジスタ | |
| JPH0513387B2 (ja) | ||
| JP3257358B2 (ja) | 電界効果型半導体装置 | |
| JP3150443B2 (ja) | 半導体装置 | |
| JPH04363069A (ja) | 縦型半導体装置 | |
| EP0823735A1 (en) | MOS-technology power device | |
| US6207508B1 (en) | Method for fabricating a radio frequency power MOSFET device having improved performance characteristics | |
| JP3456054B2 (ja) | 高耐圧横型半導体素子 | |
| JPH09199721A (ja) | 電界効果トランジスタ | |
| US12279447B2 (en) | Silicon carbide semiconductor device | |
| US10978586B2 (en) | Switching device | |
| JP3137840B2 (ja) | 半導体装置 | |
| JP2689874B2 (ja) | 高耐圧ｍｏｓトランジスタ | |
| TWI414051B (zh) | 半導體結構及其製造方法 | |
| JPS6136389B2 (ja) | ||
| JPH0478024B2 (ja) | ||
| US6893923B2 (en) | Reduced mask count process for manufacture of mosgated device |